ZHCSEH2D September 2014 – August 2025 DRV2624
PRODUCTION DATA
請參考 PDF 數(shù)據(jù)表獲取器件具體的封裝圖。
DRV2624 器件具有一個電池監(jiān)測器,可監(jiān)測 VDD 電平以確保該電平高于可配置的閾值(使用 UVLO_THRES[2:0] 參數(shù))。
如果 VDD 下降,DRV2624 器件會立即進入待機狀態(tài)以降低電流消耗并鎖存 UVLO 標志(UVLO 位)。
如果在 TRIG_PIN_FUNC 參數(shù)中選擇了中斷功能并且中斷未屏蔽,則會觸發(fā)中斷以提醒主機處理器出現(xiàn)危急情況。