PLLATINUMSIM-SW — PLLatinum Sim Tool
PLLATINUMSIM-SW is a simulation tool that allows users to create detailed designs and simulations of our PLLatinum™ integrated circuits, which include the LMX series of phase-locked loops (PLLs) and synthesizers.
超低相位本底噪聲:-164dBc/Hz(典型值)
超低傳播延遲:< 575ps(最大值)
輸出延遲:20ps(最大值)
LMK1D1212:6mm × 6mm 40 引腳 VQFN (RHA)
LMK1D1216:7mm × 7mm 48 引腳 VQFN (RGZ)
LMK1D1212 時鐘緩沖器通過超小延遲,將兩個中的任一可選時鐘輸入(IN0 和 IN1)分配給 12 對差分 LVDS 時鐘輸出(OUT0 至 OUT11)。類似地,LMK1D1216 將分配 16 對差分 LVDS 時鐘輸出(OUT0 至 OUT15)。LMK1D121x 系列可接受兩個時鐘源傳入一個輸入多路復用器。輸入可以為 LVDS、LVPECL、LP-HCSL、HCSL、CML 或 LVCMOS。
LMK1D121x 專為驅動 50Ω 傳輸線路而設計。在單端模式下驅動輸入時,對未使用的負輸入引腳施加適當的偏置電壓(請參閱)。
IN_SEL 引腳用于選擇要發送到輸出的輸入。如果該引腳保持開路,該引腳將禁用輸出(靜態低電平)。該器件支持失效防護功能。該器件還整合了輸入遲滯,可防止在沒有輸入信號的情況下輸出隨機振蕩。
該器件可在 1.8V、2.5V 或 3.3V 電源環境下工作,額定溫度范圍是 –40°C 至 105°C(環境溫度)。
| 類型 | 標題 | 下載最新的英語版本 | 日期 | |||
|---|---|---|---|---|---|---|
| * | 數據表 | LMK1D121x 低附加抖動 LVDS 緩沖器 數據表 (Rev. A) | PDF | HTML | 英語版 (Rev.A) | PDF | HTML | 2022年 4月 13日 |
| 用戶指南 | LMK1D1212EVM User's Guide | PDF | HTML | 2021年 10月 26日 |
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PLLATINUMSIM-SW is a simulation tool that allows users to create detailed designs and simulations of our PLLatinum™ integrated circuits, which include the LMX series of phase-locked loops (PLLs) and synthesizers.
| 封裝 | 引腳 | CAD 符號、封裝和 3D 模型 |
|---|---|---|
| VQFN (RHA) | 40 | Ultra Librarian |
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PLLatinum Sim User's Guide
PLLatinum Sim software manifest
PLLatinum Sim 1.6.9 includes the ability to manually specify points on a phase noise curve (for VCOs or other devices that do not fit the standard three-point model), and as a result the phase noise estimation for many devices which use a BAW VCO is greatly improved. Also includes a bugfix for cascading noise inputs.