ZHCS889Q June 2007 – August 2022 TMS320F28232 , TMS320F28232-Q1 , TMS320F28234 , TMS320F28234-Q1 , TMS320F28235 , TMS320F28235-Q1 , TMS320F28332 , TMS320F28333 , TMS320F28334 , TMS320F28335 , TMS320F28335-Q1
PRODUCTION DATA
請參考 PDF 數(shù)據(jù)表獲取器件具體的封裝圖。
此器件具有一個基于 PLL 的片上時鐘模塊。這個模塊為器件提供所有需要的時鐘信號，以及對低功耗模式進(jìn)入的控制。PLL 通過一個 4 位比率控制 PLLCR[DIV] 來選擇不同的 CPU 時鐘速率。在寫入 PLLCR 寄存器之前，看門狗模塊應(yīng)被禁用。在 PLL 模式穩(wěn)定后，它可被重新啟用（如果需要的話），重新啟用的時間為 131072 個 OSCCLK 周期。輸入時鐘和 PLLCR[DIV] 位應(yīng)該在 PLL (VCOCLK) 的輸出頻率不超過 300MHz 時候選擇。
| PLLCR[DIV] 值(2) (3) | PLLSTS[DIVSEL]=0 或 1(1) | SYSCLKOUT (CLKIN) | |
|---|---|---|---|
| PLLSTS[DIVSEL] = 2(1) | PLLSTS[DIVSEL] = 3(1)(4) | ||
| 0000（PLL 旁路） | OSCCLK/4（缺省） | OSCCLK/2 | OSCCLK |
| 0001 | (OSCCLK * 1)/4 | (OSCCLK * 1)/2 | – |
| 0010 | (OSCCLK * 2)/4 | (OSCCLK * 2)/2 | – |
| 0011 | (OSCCLK * 3)/4 | (OSCCLK * 3)/2 | – |
| 0100 | (OSCCLK * 4)/4 | (OSCCLK * 4)/2 | – |
| 0101 | (OSCCLK * 5)/4 | (OSCCLK * 5)/2 | – |
| 0110 | (OSCCLK * 6)/4 | (OSCCLK * 6)/2 | – |
| 0111 | (OSCCLK * 7)/4 | (OSCCLK * 7)/2 | – |
| 1000 | (OSCCLK * 8)/4 | (OSCCLK * 8)/2 | – |
| 1001 | (OSCCLK * 9)/4 | (OSCCLK * 9)/2 | – |
| 1010 | (OSCCLK * 10)/4 | (OSCCLK * 10)/2 | – |
| 1011-1111 | 保留 | 保留 | 保留 |
| PLLSTS [DIVSEL] | CLKIN 分頻 |
|---|---|
| 0 | /4 |
| 1 | /4 |
| 2 | /2 |
| 3 | /1(1) |
基于 PLL 的時鐘模塊提供兩種操作模式：
| PLL 模式 | 注釋 | PLLSTS[DIVSEL] | CLKIN 和 SYSCLKOUT |
|---|---|---|---|
| PLL 關(guān)閉 | 由在 PLLSTS 寄存器中設(shè)置 PLLOFF 位的用戶調(diào)用。在此模式中，PLL 塊被禁用。這對降低系統(tǒng)噪聲和低功率操作非常有用。在進(jìn)入此模式之前，必須先將 PLLCR 寄存器設(shè)置為 0x0000（PLL 旁路）。CPU 時鐘 (CLKIN) 直接源自 X1/X2，X1 或者 XCLKIN 上的輸入時鐘。 | 0, 1 2 3 | OSCCLK/4 OSCCLK/2 OSCCLK/1 |
| PLL 旁路 | PLL 旁路是上電時或外部復(fù)位 (XRS) 后的默認(rèn) PLL 配置。當(dāng) PLLCR 寄存器設(shè)置為 0x0000 時或在修改 PLLCR 寄存器已經(jīng)被修改之后 PLL 鎖定至新頻率時，選擇此模式。在此模式中，PLL 本身被旁路，但未關(guān)閉。 | 0, 1 2 3 | OSCCLK/4 OSCCLK/2 OSCCLK/1 |
| PLL 啟用 | 通過將非零值 n 寫入 PLLCR 寄存器來實現(xiàn)。在寫入 PLLCR 時，此器件將在 PLL 鎖定之前切換至 PLL 旁路模式。 | 0, 1 2 | OSCCLK*n/4 OSCCLK*n/2 |