ZHCSJ15C November 2018 – March 2025 ADC12DJ3200QML-SP
PRODUCTION DATA
請參考 PDF 數(shù)據(jù)表獲取器件具體的封裝圖。
| 地址 | 復(fù)位 | 首字母縮寫詞 | 寄存器名稱 | 章節(jié) |
|---|---|---|---|---|
| 0x2B0 | 0x00 | SRC_EN | SYSREF 校準(zhǔn)使能寄存器 | 節(jié) 6.6.2.1 |
| 0x2B1 | 0x05 | SRC_CFG | SYSREF 校準(zhǔn)配置寄存器 | 節(jié) 6.6.2.2 |
| 0x2B2-0x2B4 | 未定義 | SRC_STATUS | SYSREF 校準(zhǔn)狀態(tài) | 節(jié) 6.6.2.3 |
| 0x2B5-0x2B7 | 0x00 | TAD | DEVCLK 孔徑延遲調(diào)整寄存器 | 節(jié) 6.6.2.4 |
| 0x2B8 | 0x00 | TAD_RAMP | DEVCLK 時序調(diào)整斜坡控制寄存器 | 節(jié) 6.6.2.5 |
| 0x2B9-0x2BF | 未定義 | RESERVED | RESERVED | — |
| 7 | 6 | 5 | 4 | 3 | 2 | 1 | 0 |
| RESERVED | SRC_EN | ||||||
| R/W-0000 000 | R/W-0 | ||||||
| 位 | 字段 | 類型 | 復(fù)位 | 說明 |
|---|---|---|---|---|
| 7-1 | RESERVED | R/W | 0000 000 | RESERVED |
| 0 | SRC_EN | R/W | 0 | 0：禁用 SYSREF 校準(zhǔn)；使用 TAD 寄存器手動控制 TAD[16:0] 輸出并調(diào)整 DEVCLK 延遲（默認(rèn)值） 1：使能 SYSREF 校準(zhǔn)；自動校準(zhǔn) DEVCLK 延遲；忽略 TAD 寄存器 SRC_EN 上的 0 到 1 轉(zhuǎn)換將啟動 SYSREF 校準(zhǔn)序列。在設(shè)置 SRC_EN 之前對 SRC_CFG 進(jìn)行編程。在設(shè)置 SRC_EN 之前，確保當(dāng)前沒有運(yùn)行 ADC 校準(zhǔn)。 |
| 7 | 6 | 5 | 4 | 3 | 2 | 1 | 0 |
| RESERVED | SRC_AVG | SRC_HDUR | |||||
| R/W-0000 | R/W-01 | R/W-01 | |||||
| 位 | 字段 | 類型 | 復(fù)位 | 說明 |
|---|---|---|---|---|
| 7-4 | RESERVED | R/W | 0000 00 | RESERVED |
| 3-2 | SRC_AVG | R/W | 01 | 指定用于 SYSREF 校準(zhǔn)的均值計(jì)算量。較大的值會增加校準(zhǔn)時間并減小校準(zhǔn)值的變化。 0：4 樣本均值計(jì)算 1：16 樣本均值計(jì)算 2：64 樣本均值計(jì)算 3：256 樣本均值計(jì)算 |
| 1-0 | SRC_HDUR | R/W | 01 | 指定用于 SYSREF 校準(zhǔn)的每個高速累積的持續(xù)時間。如果 SYSREF 周期超過支持的值，校準(zhǔn)將失敗。較大的值會增加校準(zhǔn)時間并支持更長的 SYSREF 周期。對于給定的 SYSREF 周期，較大的值也會減少校準(zhǔn)值的變化。 0：每次累積 4 個周期，最大 SYSREF 周期為 85 DEVCLK 周期 1：每次累積 16 個周期，最大 SYSREF 周期為 1100 DEVCLK 周期 2：每次累積 64 個周期，最大 SYSREF 周期為 5200 DEVCLK 周期 3：每次累積 256 個周期，最大 SYSREF 周期為 21580 個 DEVCLK 周期 SYSREF 校準(zhǔn)的最大持續(xù)時間由以下公式限制： TSYSREFCAL（以 DEVCLK 周期計(jì)）= 256 × 19 × 4(SRC_AVG + SRC_HDUR + 2) |
| 23 | 22 | 21 | 20 | 19 | 18 | 17 | 16 |
| RESERVED | SRC_DONE | SRC_TAD[16] | |||||
| R | R | R | |||||
| 15 | 14 | 13 | 12 | 11 | 10 | 9 | 8 |
| SRC_TAD[15:8] | |||||||
| R | |||||||
| 7 | 6 | 5 | 4 | 3 | 2 | 1 | 0 |
| SRC_TAD[7:0] | |||||||
| R | |||||||
| 位 | 字段 | 類型 | 復(fù)位 | 說明 |
|---|---|---|---|---|
| 23-18 | RESERVED | R | 未定義 | RESERVED |
| 17 | SRC_DONE | R | 未定義 | 當(dāng) SRC_EN = 1 并且 SYSREF 校準(zhǔn)完成時，該位返回 1。 |
| 16-0 | SRC_TAD | R | 未定義 | 該字段返回由 SYSREF 校準(zhǔn)計(jì)算的 TAD[16:0] 的值。此字段僅在 SRC_DONE = 1 時有效。 |
| 23 | 22 | 21 | 20 | 19 | 18 | 17 | 16 |
| RESERVED | TAD_INV | ||||||
| R/W-0000 000 | R/W-0 | ||||||
| 15 | 14 | 13 | 12 | 11 | 10 | 9 | 8 |
| TAD_COARSE | |||||||
| R/W-0000 0000 | |||||||
| 7 | 6 | 5 | 4 | 3 | 2 | 1 | 0 |
| TAD_FINE | |||||||
| R/W-0000 0000 | |||||||
| 位 | 字段 | 類型 | 復(fù)位 | 說明 |
|---|---|---|---|---|
| 23-17 | RESERVED | R/W | 0000 000 | RESERVED |
| 16 | TAD_INV | R/W | 0 | 通過將該位設(shè)置為 1 使 DEVCLK 反轉(zhuǎn)。 |
| 15-8 | TAD_COARSE | R/W | 0000 0000 | 當(dāng) SRC_EN = 0 時，該寄存器控制 DEVCLK 孔徑延遲調(diào)整。當(dāng)禁用 SYSREF 校準(zhǔn)時，可使用該寄存器手動控制 DEVCLK 孔徑延遲。如果正在運(yùn)行 ADC 校準(zhǔn)或 JESD204B，TI 建議逐漸增大或減小此值（一次 1 個代碼）以避免時鐘干擾。有關(guān) TAD_COARSE 分辨率，請參閱節(jié) 5.10表。 |
| 7-0 | TAD_FINE | R/W | 0000 0000 | 有關(guān) TAD_FINE 分辨率，請參閱節(jié) 5.10表。 |
| 7 | 6 | 5 | 4 | 3 | 2 | 1 | 0 |
| RESERVED | TAD_RAMP_RATE | TAD_RAMP_EN | |||||
| R/W-0000 00 | R/W-0 | R/W-0 | |||||
| 位 | 字段 | 類型 | 復(fù)位 | 說明 |
|---|---|---|---|---|
| 7-2 | RESERVED | R/W | 0000 00 | RESERVED |
| 1 | TAD_RAMP_RATE | R/W | 0 | 指定在 TAD_RAMP_EN = 1 時寫入 TAD[15:8] 寄存器時 TAD[15:8] 輸出的斜坡速率。 0：每 256 個 DEVCLK 周期，TAD[15:8] 斜升或斜降一個代碼。 1：每 256 個 DEVCLK 周期，TAD[15:8] 斜升或斜降 4 個代碼。 |
| 0 | TAD_RAMP_EN | R/W | 0 | TAD 斜坡使能。如果需要粗略 TAD 調(diào)整來斜升或斜降，而不是突然變化，請?jiān)O(shè)置該位。 0：寫入 TAD[15:8] 寄存器后，孔徑延遲會在 1024 個 DEVCLK 周期內(nèi)更新 1：寫入 TAD[15:8] 寄存器后，孔徑延遲會斜升或斜降，直到孔徑延遲與 TAD[15:8] 寄存器匹配 |