ZHCSJ15C November 2018 – March 2025 ADC12DJ3200QML-SP
PRODUCTION DATA
- 1
- 1 特性
- 2 應用
- 3 說明
- 4 引腳配置和功能
- 5 規格
- 6 詳細說明
- 7 應用信息免責聲明
- 8 器件和文檔支持
- 9 修訂歷史記錄
- 10機械、封裝和可訂購信息
6.3.4 時鐘
ADC12DJ3200QML-SP 的時鐘子系統具有兩種輸入信號：器件時鐘（CLK+ 和 CLK–）和 SYSREF（SYSREF+、SYSREF–）。時鐘子系統內有無噪聲孔徑延遲調節（tAD 調節）、時鐘占空比校正器和 SYSREF 采集塊。圖 6-3 展示了時鐘子系統。
圖 6-3 ADC12DJ3200QML-SP 時鐘子系統器件時鐘用作 ADC 內核的采樣時鐘，以及數字處理和串行器輸出的時鐘。使用低噪聲（低抖動）器件時鐘，以保持 ADC 內的高信噪比 (SNR)。在雙通道模式下，在器件時鐘的上升沿對每個輸入的模擬輸入信號進行采樣。在單通道模式下，器件時鐘的上升沿和下降沿都用于捕獲模擬信號，以降低 ADC 所需的最大時鐘速率。無噪聲孔徑延遲調整（tAD 調整）使用戶能夠以精細的步長移動 ADC 的采樣實例，從而同步多個 ADC12DJ3200QML-SP 或對系統延遲進行微調。ADC12DJ3200QML-SP 中實現了占空比校正功能，可在保持高性能的同時降低對外部器件時鐘的要求。表 6-4 總結了雙通道模式和單通道模式下的器件時鐘接口。
| 工作模式 | 采樣率與 fCLK 的關系 | 采樣時刻 |
|---|---|---|
| 雙通道模式 | 1 × fCLK | 上升沿 |
| 單通道模式 | 2 × fCLK | 上升沿和下降沿 |
SYSREF 是一種系統時序基準，用于確定性延遲的 JESD204B 子類 1 實現。SYSREF 用于實現確定性延遲和多器件同步。為了實現可重復延遲和同步，必須用正確的器件時鐘邊沿捕獲 SYSREF。ADC12DJ3200QML-SP 具有 SYSREF 窗口化和自動 SYSREF 校正功能，可降低對外部時鐘電路的要求并簡化同步過程。SYSREF 可以作為單個脈沖或周期時鐘實現。在周期性實現中，SYSREF 必須等于本地多幀時鐘頻率，或者為其整數分頻。方程式 2 用于計算有效的 SYSREF 頻率。
其中