ZHCSN22 April 2020 DRV8434S
PRODUCTION DATA
- 1 特性
- 2 應用
- 3 說明
- 4 修訂歷史記錄
- 5 引腳配置和功能
- 6 規格
- 7 詳細說明
- 8 應用和實施
- 9 電源相關建議
- 10布局
- 11器件和文檔支持
- 12機械、封裝和可訂購信息
封裝選項
機械數據 (封裝 | 引腳)
散熱焊盤機械數據 (封裝 | 引腳)
- RGE|24
訂購信息
7.3.12.1 VM 欠壓鎖定 (UVLO)
圖 7-19 電源電壓斜坡曲線
圖 7-20 電源電壓斜坡曲線無論 VM 引腳電壓何時降至 UVLO 下降閾值電壓以下，都會禁用所有輸出（高阻態）以及電荷泵 (CP)。當 VM 電壓恢復至 UVLO 上升閾值電壓以上時，將恢復正常運行（電機驅動器和電荷泵）。
當 VM 引腳電壓降至 UVLO 下降閾值電壓（典型值 4.25V），但高于 VM UVLO 復位電壓（VRST，最大值 3.9V），可進行 SPI 通信，器件的數字內核有效，FAULT 和 UVLO 位在 SPI 寄存器中設為高電平，并且 nFAULT 引腳被驅動為低電平，如圖 7-19 所示。在這種條件下，如果 VM 電壓恢復至高于 UVLO 上升閾值電壓（典型值 4.35V），nFAULT 引腳將會釋放（上拉至外部電壓），FAULT 位會復位，但 UVLO 位會保持鎖存為高電平，直到通過 CLR_FLT 位或 nSLEEP 復位脈沖被清除為止。
當 VM 引腳電壓降至 VM UVLO 復位電壓（VRST，最大值 3.9V）時，不支持 SPI 通信，數字內核關斷，FAULT 和 UVLO 位為低電平，并且 nFAULT 引腳為高電平。在后續上電時，如果 VM 電壓超過 VRST 電壓，數字內核變為有效，UVLO 位保持低電平，但 FAULT 位設為高電平；并且 nFAULT 引腳被拉至低電平，如圖 7-20所示。當 VM 電壓超過 VM UVLO 上升閾值時，FAULT 位會復位，UVLO 位保持低電平，并且 nFAULT 引腳被拉高。