ZHCSJN2B May 2019 – January 2021 DS90UH941AS-Q1
PRODUCTION DATA
| 引腳 | I/O，類型 | 說(shuō)明 | |
|---|---|---|---|
| 名稱 | 編號(hào) | ||
| MIPI DSI 輸入引腳 | |||
| DSI0_D0P | 58 | I | DSI RX 端口 0 差分?jǐn)?shù)據(jù)輸入引腳 使用 DEVICE_CFG (0x02h) 和 BRIDGE_CTL (0x4Fh) 寄存器進(jìn)行 DSI RX 控制。如果未使用，這些引腳可能會(huì)接地或保留為未連接引腳。 |
| DSI0_D0N | 57 | I | |
| DSI0_D1P | 56 | I | |
| DSI0_D1N | 55 | I | |
| DSI0_D2P | 54 | I | |
| DSI0_D2N | 53 | I | |
| DSI0_D3P | 52 | I | |
| DSI0_D3N | 51 | I | |
| DSI0_CLKP | 60 | I | DSI RX 端口 0 差分時(shí)鐘輸入引腳 使用 DEVICE_CFG (0x02h) 和 BRIDGE_CTL (0x4Fh) 寄存器進(jìn)行 DSI RX 控制。如果未使用，這些引腳可能會(huì)接地或保留為未連接引腳。 |
| DSI0_CLKN | 59 | I | |
| DSI1_D0P | 6 | I | DSI RX 端口 1 差分?jǐn)?shù)據(jù)輸入引腳 使用 DEVICE_CFG (0x02h) 和 BRIDGE_CTL (0x4Fh) 寄存器進(jìn)行 DSI RX 控制。如果未使用，這些引腳可能會(huì)接地或保留為未連接引腳。 |
| DSI1_D0N | 5 | I | |
| DSI1_D1P | 4 | I | |
| DSI1_D1N | 3 | I | |
| DSI1_D2P | 2 | I | |
| DSI1_D2N | 1 | I | |
| DSI1_D3P | 63 | I | |
| DSI1_D3N | 62 | I | |
| DSI1_CLKP | 8 | I | DSI RX 端口 1 差分時(shí)鐘輸入引腳 使用 DEVICE_CFG (0x02h) 和 BRIDGE_CTL (0x4Fh) 寄存器進(jìn)行 DSI RX 控制。如果未使用，這些引腳可能會(huì)接地或保留為未連接引腳。 |
| DSI1_CLKN | 7 | I | |
| LFDSI | 49 | D | DSI 環(huán)路濾波器引腳 在此引腳和接地之間連接一個(gè) 10nF 電容器 |
| FPD-LINK III 接口引腳 | |||
| DOUT0– | 26 | I/O | FPD-Link III TX 端口 0 引腳 該端口傳輸 FPD-Link III 高速正向通道視頻和控制數(shù)據(jù)，并接收反向通道控制數(shù)據(jù)。該引腳可以通過(guò) STP 或同軸電纜與兼容的 FPD-Link III 解串器 RX 連接。I/O 必須根據(jù)表 9-1 進(jìn)行交流耦合。如果端口未使用，則將引腳保留為“未連接”。 |
| DOUT0+ | 27 | I/O | |
| DOUT1– | 22 | I/O | FPD-Link III TX 端口 1 引腳 該端口傳輸 FPD-Link III 高速正向通道視頻和控制數(shù)據(jù)，并接收反向通道控制數(shù)據(jù)。該引腳可以通過(guò) STP 或同軸電纜與兼容的 FPD-Link III 解串器 RX 連接。I/O 必須根據(jù)表 9-1 進(jìn)行交流耦合。如果端口未使用，則將引腳保留為“未連接”。 |
| DOUT1+ | 23 | I/O | |
| LFT | 20 | D | FPD-Link III 環(huán)路濾波器引腳 在此引腳和接地之間連接一個(gè) 10nF 電容器 |
| REFCLK0 | 41 | I，PD | 外部參考時(shí)鐘輸入引腳 在獨(dú)立 2:2 或非對(duì)稱分離器模式下，它是 FPD-LINK III 端口 0 的外部參考時(shí)鐘輸入引腳。該引腳通常連接到低抖動(dòng)時(shí)鐘源。該引腳具有內(nèi)部 25 kΩ 下拉電阻。如果未使用，該引腳可能會(huì)保留為“未連接”或連接到 GND。 |
| REFCLK1 | 11 | I，PD | 在獨(dú)立 2:2 或非對(duì)稱分離器模式下，該引腳是 FPD-LINK III 端口 1 的外部參考時(shí)鐘輸入引腳 該引腳通常連接到低抖動(dòng)時(shí)鐘源。該引腳具有內(nèi)部 25 kΩ 下拉電阻。如果未使用，該引腳可能會(huì)保留為“未連接”或連接到 GND。 |
| 控制引腳 | |||
| I2C_SDA | 48 | I/O，OD | I2C 數(shù)據(jù)輸入/輸出接口引腳 開(kāi)漏。建議將 2.2kΩ 至 4.7 kΩ 上拉(1)至 1.8V 或 3.3V。 |
| I2C_SCL | 47 | I/O，OD | I2C 時(shí)鐘輸入/輸出接口引腳 開(kāi)漏。建議將 2.2kΩ 至 4.7 kΩ 上拉(1)至 1.8V 或 3.3V。 |
| IDX | 19 | I，S | I2C 串行控制總線器件 ID 地址選擇配置引腳 通過(guò)外部上拉電阻連接到 VDD18，通過(guò)下拉電阻連接到 GND，從而根據(jù)表 8-12 創(chuàng)建分壓器。請(qǐng)勿保持?jǐn)嚅_(kāi)或未連接。 |
| MODE_SEL0 | 18 | I，S | 模式選擇 0 配置引腳 通過(guò)外部上拉電阻連接到 VDD18，通過(guò)下拉電阻連接到 GND，從而根據(jù)表 8-8 和 創(chuàng)建分壓器。 |
| MODE_SEL1 | 32 | I，S | 模式選擇 1 配置引腳 通過(guò)外部上拉電阻連接到 VDD18，通過(guò)下拉電阻連接到 GND，從而根據(jù)表 8-8 和 創(chuàng)建分壓器。 |
| PDB | 31 | I，PD | 反相關(guān)斷輸入引腳。 通常通過(guò)下拉連接到處理器 GPIO。當(dāng) PDB 輸入為高電平時(shí)，啟用器件，并使內(nèi)部寄存器和狀態(tài)機(jī)復(fù)位為默認(rèn)值。置位 PDB 信號(hào)為低電平將關(guān)閉器件并產(chǎn)生極少功耗。該引腳的默認(rèn)功能為 PDB =低電平；掉電，內(nèi)部 50kΩ 內(nèi)部下拉電阻被啟用。PDB 應(yīng)保持低電平，直到施加電源并達(dá)到所需的最低電平。 PDB = 1，器件啟用（正常工作） PDB = 0，器件關(guān)斷。 |
| INTB | 30 | O，OD | 中斷輸出引腳 INTB 是低電平有效漏極開(kāi)路并由狀態(tài)寄存器控制。請(qǐng)參閱Topic Link Label8.3.8 INTB = H，正常工作 INTB = L，中斷請(qǐng)求 建議的上拉電阻：4.7kΩ 到 VDDIO。請(qǐng)勿保持?jǐn)嚅_(kāi)或未連接。 |
| REM_INTB | 10 | O | 遠(yuǎn)程中斷輸出引腳 REM_INTB 將直接鏡像來(lái)自遠(yuǎn)程器件的 INTB_IN 信號(hào)的狀態(tài)。無(wú)需單獨(dú)讀取串行器寄存器即可復(fù)位和更改該引腳的狀態(tài)。如果未使用，則將引腳保留為“未連接”。 |
| SPI 引腳（在雙路 FPD-LINK III 模式下） | |||
| MOSI | 46 | I/O，PD | SPI 主輸出從輸入引腳 僅在雙鏈路模式下可用。與 D_GPIO0 共享。如果未使用且處于默認(rèn)條件（已啟用 25kΩ 下拉電阻），此引腳可保留為未連接引腳。 |
| MISO | 45 | I/O，PD | SPI 主輸入從輸出引腳 僅在雙鏈路模式下可用。與 D_GPIO1 共享。如果未使用且處于默認(rèn)條件（已啟用 25kΩ 下拉電阻），此引腳可保留為未連接引腳。 |
| SPLK | 44 | I/O，PD | SPI 時(shí)鐘引腳 僅在雙鏈路模式下可用。與 D_GPIO2 共享。如果未使用且處于默認(rèn)條件（已啟用 25kΩ 下拉電阻），此引腳可保留為未連接引腳。 |
| SS | 43 | I/O，PD | SPI 從選擇引腳 僅在雙鏈路模式下可用。與 D_GPIO3 共享。如果未使用且處于默認(rèn)條件（已啟用 25kΩ 下拉電阻），此引腳可保留為未連接引腳。 |
| 高速 GPIO 引腳 | |||
| D_GPIO0 | 46 | I/O，PD | 高速 GPIO0 引腳 僅在雙鏈路模式下可用。與 MOSI 共享。如果未使用且處于默認(rèn)條件（已啟用 25kΩ 下拉電阻），此引腳可保留為未連接引腳。 |
| D_GPIO1 | 45 | I/O，PD | 高速 GPIO1 引腳 僅在雙鏈路模式下可用。與 MISO 共享。如果未使用且處于默認(rèn)條件（已啟用 25kΩ 下拉電阻），此引腳可保留為未連接引腳。 |
| D_GPIO2 | 44 | I/O，PD | 高速 GPIO2 引腳 僅在雙鏈路模式下可用。與 SPLK 共享。如果未使用且處于默認(rèn)條件（已啟用 25kΩ 下拉電阻），此引腳可保留為未連接引腳。 |
| D_GPIO3 | 43 | I/O，PD | 高速 GPIO3 引腳 僅在雙鏈路模式下可用。與 SS 共享。如果未使用且處于默認(rèn)條件（已啟用 25kΩ 下拉電阻），此引腳可保留為未連接引腳。 |
| GPIO 引腳 | |||
| GPIO0 | 14 | I/O，PD | 通用輸入/輸出 0 引腳 如果未使用且處于默認(rèn)條件（已啟用 25kΩ 下拉電阻），此引腳可保留為未連接引腳。 |
| GPIO1 | 15 | I/O，PD | 通用輸入/輸出 1 引腳 如果未使用且處于默認(rèn)條件（已啟用 25kΩ 下拉電阻），此引腳可保留為未連接引腳。 |
| GPIO2 | 38 | I/O，PD | 通用輸入/輸出 2 引腳 與 I2S_DC 共享。如果未使用且處于默認(rèn)條件（已啟用 25kΩ 下拉電阻），此引腳可保留為未連接引腳。 |
| GPIO3 | 39 | I/O，PD | 通用輸入/輸出 3 引腳 與 I2S_DD 共享。如果未使用且處于默認(rèn)條件（已啟用 25kΩ 下拉電阻），此引腳可保留為未連接引腳。 |
| 僅寄存器 GPIO 引腳 | |||
| GPIO5_REG | 37 | I/O，PD | 通用輸入/輸出 5 引腳 僅限本地寄存器控制。與 I2S_DB 共享。如果未使用且處于默認(rèn)條件（已啟用 25kΩ 下拉電阻），此引腳可保留為未連接引腳。 |
| GPIO6_REG | 36 | I/O，PD | 通用輸入/輸出 6 引腳 僅限本地寄存器控制。與 I2S_DA 共享。如果未使用且處于默認(rèn)條件（已啟用 25kΩ 下拉電阻），此引腳可保留為未連接引腳。 |
| GPIO7_REG | 34 | I/O，PD | 通用輸入/輸出 7 引腳 僅限本地寄存器控制。與 I2S_WC 共享。如果未使用且處于默認(rèn)條件（已啟用 25kΩ 下拉電阻），此引腳可保留為未連接引腳。 |
| GPIO8_REG | 35 | I/O，PD | 通用輸入/輸出 8 引腳 僅限本地寄存器控制。與 I2S_CLK 共享。如果未使用且處于默認(rèn)條件（已啟用 25kΩ 下拉電阻），此引腳可保留為未連接引腳。 |
| 從模式本地 I2S 通道引腳 | |||
| I2S_WC | 34 | I/O，PD | 從模式 I2S 字時(shí)鐘輸入引腳 與 GPIO7_REG 共享。如果未使用且處于默認(rèn)條件（已啟用 25kΩ 下拉電阻），此引腳可保留為未連接引腳。 |
| I2S_CLK | 35 | I/O，PD | 從模式 I2S 時(shí)鐘輸入引腳 與 GPIO8_REG 共享。如果未使用且處于默認(rèn)條件（已啟用 25kΩ 下拉電阻），此引腳可保留為未連接引腳。 |
| I2S_DA | 36 | I/O，PD | 從模式 I2S 數(shù)據(jù)輸入引腳 與 GPIO6_REG 共享。如果未使用且處于默認(rèn)條件（啟用 25kΩ 下拉電阻），此引腳可保留為未連接引腳。 |
| I2S_DB | 37 | I/O，PD | 從模式 I2S 數(shù)據(jù)輸入引腳 與 GPIO5_REG 共享。如果未使用且處于默認(rèn)條件（已啟用 25kΩ 下拉電阻），此引腳可保留為未連接引腳。 |
| I2S_DC | 38 | I/O，PD | 從模式 I2S 數(shù)據(jù)輸入引腳 與 GPIO2 共享。如果未使用且處于默認(rèn)條件（已啟用 25kΩ 下拉電阻），此引腳可保留為未連接引腳。 |
| I2S_DD | 39 | I/O，PD | 從模式 I2S 數(shù)據(jù)輸入引腳 與 GPIO3 共享。如果未使用且處于默認(rèn)條件（已啟用 25kΩ 下拉電阻），此引腳可保留為未連接引腳。 |
| 電源和接地引腳 | |||
| GND | DAP | G | DAP 是底部的大型金屬觸點(diǎn)，位于 VQFN 封裝的中心。連接接地平面。 |
| VDD18 | 24 61 | P | 1.8V (±5%) 電源引腳 需要在每個(gè) VDD 引腳有 0.1μF 或 0.01μF 電容器連接到 GND。建議引腳組使用額外的 1μF 和 10μF 去耦。 |
| VDD11_P0 | 17 | P | 1.1V (±5%) 電源引腳 需要在每個(gè) VDD 引腳上有 0.1μF 或 0.01μF 電容器連接到 GND。建議引腳組使用額外的 1μF 和 10μF 去耦。 |
| VDD11_P1 | 50 | P | |
| VDD11_DSI | 64 | P | 1.1V (±5%) 電源引腳 需要在每個(gè) VDD 引腳上有 0.1μF 或 0.01μF 電容器連接到 GND。建議引腳組使用額外的 1μF 和 10μF 去耦。 |
| VDD11_A | 12 | P | |
| VDD11_HS0 | 28 | P | |
| VDD11_HS1 | 21 | P | |
| VDD11_S | 25 | P | |
| VDD11_L | 9 42 | P | 1.1V (±5%) 電源引腳 需要在每個(gè) VDD 引腳上有 0.1μF 或 0.01μF 電容器連接到 GND建議引腳組使用額外的 1μF 和 10μF 去耦。 |
| VDDIO | 16，33 | P | 1.8V (±5%) 或 3.3V (±10%) LVCMOS I/O 電源引腳 需要在每個(gè) VDD 引腳上有 0.1μF 或 0.01μF 電容器連接到 GND。建議引腳組使用額外的 1μF 去耦。如果選擇 1.8V VDDIO 選項(xiàng)，則 VDDIO 和 VDD18 需要使用同一電源供電。 |
| 其他引腳 | |||
| RES0 | 29 | — | 保留。連接至 GND。 |
| RES1 | 40 | — | 保留。必須保留為“未連接”。 |
| RES2 | 13 | — | 保留。必須保留為“未連接”。 |
下面的定義規(guī)定了每個(gè)引腳的 I/O 單元的功能性。類型：
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