ZHCSJN2B May 2019 – January 2021 DS90UH941AS-Q1
PRODUCTION DATA
- 1 特性
- 2 應用
- 3 說明
- 4 修訂歷史記錄
- 5 說明（續）
- 6 引腳配置和功能
- 7 規格
-
8 詳細說明
- 8.1 概述
- 8.2 功能方框圖
- 8.3 特性說明
- 8.4 器件功能模式
- 8.5 編程
- 8.6 寄存器映射
- 9 應用和實現
- 10電源相關建議
- 11布局
- 12器件和文檔支持
- 13機械、封裝和可訂購信息
10.2 上電和初始化
有兩種推薦的上電順序可用于 DS90UH941AS-Q1。
序列 A：
- 應用 VDDIO 和 VDD18
- 如果選擇 1.8V VDDIO 選項，則需要使用同一電源為 VDDIO 和 VDD18 供電。
- 如果選擇 3.3V VDDIO 選項， VDDIO 可以在 VDD18 之前或之后上電。
- VDD11
- 一直等到所有電源都穩定
- 應用像素時鐘（DSI 時鐘或 REFCLK）
- 等待像素時鐘穩定在目標頻率的 0.5% 以內
- 置位 PDB
- 應用 DSI 輸入
- 初始化器件
請參閱圖 10-2。
圖 10-2 中所示的初始化序列 941AS Init 由任何用戶定義的器件配置和以下內容組成：
- 如果器件在啟用 DSI 輸入（MODE_SEL1 strap 配置選項）的情況下上電，則通過在 RESET_CTL 寄存器中設置 DISABLE_DSI 0x01[3]=1 來禁用 DSI 輸入。
- 在此處插入任何用戶定義的器件配置。
- 根據工作的 DSI 時鐘頻率設置 DSI 間接寄存器 0x05 中的 TSKIP_CNT 字段。有關更多信息，請參閱Topic Link Label8.3.1.2。
- 初始化內部 DSI 時鐘設置：
- 寄存器 0x40 = 0x10
- 寄存器 0x41 = 0x86
- 寄存器 0x42 = 0x0A
- 寄存器 0x41 = 0x94
- 寄存器 0x42 = 0x0A
- 通過在 RESET_CTL 寄存器中設置 DISABLE_DSI 0x01[3]=0 來啟用 DSI 輸入。
序列 B：
- 應用 VDDIO 和 VDD18
- 如果選擇 1.8V VDDIO 選項，則需要使用同一電源為 VDDIO 和 VDD18 供電。
- 如果選擇 3.3V VDDIO 選項， VDDIO 可以在 VDD18 之前或之后上電。
- VDD11
- 一直等到所有電源都穩定
- 置位 PDB
- 應用像素時鐘（DSI 時鐘或 REFCLK）
- 應用 DSI 輸入
- 等待像素時鐘穩定在目標頻率的 0.5% 以內
- 初始化器件
請參閱圖 10-3。
圖 10-2 中所示的初始化序列 941AS Init 由任何用戶定義的器件配置和以下內容組成：
- 通過在 RESET_CTL 寄存器中設置 DIGITAL_RESET1 0x01[1]=1 來復位器件。
- 如果器件在啟用 DSI 輸入（MODE_SEL1 strap 配置選項）的情況下上電，則通過在 RESET_CTL 寄存器中設置 DISABLE_DSI 0x01[3]=1 來禁用 DSI 輸入。
- 在此處插入任何用戶定義的器件配置。
- 根據工作的 DSI 時鐘頻率設置 DSI 間接寄存器 0x05 中的 TSKIP_CNT 字段。有關更多信息，請參閱Topic Link Label8.3.1.2。
- 初始化內部 DSI 時鐘設置：
- 寄存器 0x40 = 0x10
- 寄存器 0x41 = 0x86
- 寄存器 0x42 = 0x0A
- 寄存器 0x41 = 0x94
- 寄存器 0x42 = 0x0A
- 通過在 RESET_CTL 寄存器中設置 DISABLE_DSI 0x01[3]=0 來啟用 DSI 輸入。
表 10-1 上電和初始化序列的時序圖
| 參數 | 最小值 | 典型值 | 最大值 | 單位 | 注意事項 | |
|---|---|---|---|---|---|---|
| tr0 | VDD18 / VDDIO 上升時間 | 0.2 | ms | @10/90% | ||
| tr1 | VDD11 上升時間 | 0.05 | ms | @10/90% | ||
| t0 | VDD18 / VDDIO 至 VDD11 延時 | 0 | ms | |||
| t1 | VDDx 至 PDB 延時 | 0 | ms | 在所有電源都啟動并穩定后釋放 PDB。 | ||
| t2 | PDB 到 I2C 就緒（IDX 和 MODE 有效）延遲 | 2 | ms | |||
| t3 | 器件復位所需的 PDB 負脈沖寬度 | 2 | ms | 硬復位 | ||
| t4 | DSI 延遲時間 | 0 | ms | 釋放 PDB 后應用 DSI | ||
| t5 | 像素時間延遲時間 | 0 | ms | 所有電源均啟動后應用像素時鐘（DSI 時鐘或 REFCLK）。時鐘可以獨立于 PDB 狀態應用，但是，如果在 PDB 之前應用，則應遵循序列 A，否則應遵循序列 B。 | ||
| t6 | 像素時鐘穩定到初始化延遲時間 | 1 | μs | 像素時鐘（DSI 時鐘或 REFCLK）頻率必須在目標頻率的 0.5% 以內，并且在器件初始化（序列 B）或 PDB 釋放（序列 A）之前穩定。 | ||
圖 10-1 上電序列
圖 10-2 初始化序列 A
圖 10-3 初始化序列 B