ZHCSQZ6B july 2022 – july 2023 TAS2781
PRODUCTION DATA
對于低于 3.4V 的 PVDDL 電源，功率 FET 可以在更高的負載電流下進入飽和狀態，因此，連接到 PVDDH 的 FET 進入熱失控狀態會導致器件損壞。
為了防止損壞，需要內部 SAR ADC 測得的 PVDDL 電平來調整 OCP 限制。下表顯示了會自動調整 OCP 的 PVDDL 閾值。較低的 PVDDL 電平對應于較低的 OC 限制設置。
| PVDDL 范圍 |
|---|
| PVDDL ≥ 3.4V |
| 3.1 V ≤ PVDDL < 3.4V |
| 2.9 V ≤ PVDDL < 3.1V |
| 2.7V ≤ PVDDL < 2.9V |
在 PVDDL 由外部供電的電源模式下，會對 OC 限制進行控制，同時輸出打開 PVDDH（PWR_MODE0，PWR_MODE1）。