ZHCSUA9A March 2024 – February 2024 PCM6140-Q1
PRODUCTION DATA
該寄存器是 ASI 控制器模式配置寄存器 0。
| 7 | 6 | 5 | 4 | 3 | 2 | 1 | 0 |
| MST_SLV_ CFG | AUTO_CLK_ CFG | AUTO_MODE_ PLL_DIS | BCLK_FSYNC_ GATE | FS_MODE | MCLK_FREQ_SEL[2:0] | ||
| R/W-0h | R/W-0h | R/W-0h | R/W-0h | R/W-0h | R/W-2h | ||
| 位 | 字段 | 類型 | 復位 | 說明 |
|---|---|---|---|---|
| 7 | MST_SLV_CFG | R/W | 0h | ASI 控制器或目標配置寄存器設置。 0d = 器件處于目標模式（BCLK 和 FSYNC 都是器件的輸入） 1d = 器件處于控制器模式（BCLK 和 FSYNC 都由器件生成） |
| 6 | AUTO_CLK_CFG | R/W | 0h | 自動時鐘配置設置。 0d = 啟用自動時鐘配置（所有內(nèi)部時鐘分頻器和 PLL 配置都是自動派生的） 1d = 禁用自動時鐘配置（必須將自定義模式和器件 GUI 用于器件配置設置） |
| 5 | AUTO_MODE_PLL_DIS | R/W | 0h | 自動模式 PLL 設置。 0d = 在自動時鐘配置中啟用 PLL 1d = 在自動時鐘配置中禁用 PLL |
| 4 | BCLK_FSYNC_GATE | R/W | 0h | BCLK 和 FSYNC 時鐘選通（當器件處于控制器模式時有效）。 0d = 不選通 BCLK 和 FSYNC 1d = 在控制器模式下從器件發(fā)送 BCLK 和 FSYNC 時強制選通 BCLK 和 FSYNC |
| 3 | FS_MODE | R/W | 0h | 采樣速率設置（器件處于控制器模式時有效）。 0d = fs 是 48kHz 的倍數(shù)（或約數(shù)） 1d = fs 是 44.1kHz 的倍數(shù)（或約數(shù)） |
| 2-0 | MCLK_FREQ_SEL[2:0] | R/W | 2h | 這些位為 PLL 源時鐘輸入選擇 MCLK（GPIO 或 GPIx）頻率（在器件處于控制器模式且 MCLK_FREQ_SEL_MODE = 0 時有效）。 0d = 12MHz 1d = 12.288MHz 2d = 13MHz 3d = 16MHz 4d = 19.2MHz 5d = 19.68MHz 6d = 24MHz 7d = 24.576MHz |