ZHCSUA9A March 2024 – February 2024 PCM6140-Q1
PRODUCTION DATA
該寄存器是 ASI 配置寄存器 0。
| 7 | 6 | 5 | 4 | 3 | 2 | 1 | 0 |
| ASI_FORMAT[1:0] | ASI_WLEN[1:0] | FSYNC_POL | BCLK_POL | TX_EDGE | TX_FILL | ||
| R/W-0h | R/W-3h | R/W-0h | R/W-0h | R/W-0h | R/W-0h | ||
| 位 | 字段 | 類型 | 復(fù)位 | 說明 |
|---|---|---|---|---|
| 7-6 | ASI_FORMAT[1:0] | R/W | 0h | ASI 協(xié)議格式。 0d = TDM 模式 1d = I2S 模式 2d = LJ（左對齊）模式 3d = 保留 |
| 5-4 | ASI_WLEN[1:0] | R/W | 3h | ASI 字長或時(shí)隙長度。 0d = 16 位 1d = 20 位 2d = 24 位 3d = 32 位 |
| 3 | FSYNC_POL | R/W | 0h | ASI FSYNC 極性。 0d = 極性默認(rèn)符合標(biāo)準(zhǔn)協(xié)議 1d = 與標(biāo)準(zhǔn)協(xié)議的極性相反 |
| 2 | BCLK_POL | R/W | 0h | ASI BCLK 極性。 0d = 極性默認(rèn)符合標(biāo)準(zhǔn)協(xié)議 1d = 與標(biāo)準(zhǔn)協(xié)議的極性相反 |
| 1 | TX_EDGE | R/W | 0h | ASI 數(shù)據(jù)輸出（在主要和輔助數(shù)據(jù)引腳上）發(fā)送邊沿。 0d = 邊沿默認(rèn)符合位 2 (BCLK_POL) 中的協(xié)議配置設(shè)置 1d = 與默認(rèn)邊沿設(shè)置的下一個(gè)邊沿反相（半個(gè)周期延遲） |
| 0 | TX_FILL | R/W | 0h | 任何未使用周期的 ASI 數(shù)據(jù)輸出（在主要和輔助數(shù)據(jù)引腳上） 0d = 針對未使用周期始終發(fā)送 0 1d = 針對未使用周期始終使用高阻態(tài) |