ZHCSQH8A September 2025 – October 2025 TCAN5102-Q1
ADVANCE INFORMATION
圖 7-58 顯示了 SPI_CTRL 寄存器，表 7-100 中對此進行了介紹。
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該寄存器控制 SPI IP
| 7 | 6 | 5 | 4 | 3 | 2 | 1 | 0 |
| TX_TRG | RX_TRG | RESERVED | SPI_EN | SPI_CCE | |||
| R/W-0h | R/W-0h | R-0h | RH-0h | R/W-0h | |||
| 位 | 字段 | 類型 | 復位 | 說明 |
|---|---|---|---|---|
| 7-6 | TX_TRG | R/W | 0h | 設定當 TX FIFO 中的空閑字節數增加到指定數量時的觸發級別。 用于在 FIFO 中有一定數量的空閑空間時產生中斷，以便處理器可以將多個字節加載到 FIFO 中，而不是一次僅加載 1 個字節。 注： 該中斷觸發方式類似于邊沿觸發型中斷。 如果用戶始終保持不低于 8 個空閑空間
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| 5-4 | RX_TRG | R/W | 0h | 設定當 RX FIFO 達到 FIFO 中所存儲的指定字節數時，RX FIFO 的觸發級別。 這允許 CPU 批量移出字節，而不是一次 1 個字節，從而可以減少中斷次數
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| 3-2 | RESERVED | R | 0h | 保留 |
| 1 | SPI_EN | RH | 0h | SPI IP 使能狀態標志。 該標志不可寫，但當通過從 MRAM 向 IP 分配內存以啟用 SPI IP 時，可將此標志置位。 這通過 MRAM_IP_CFG 寄存器完成
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| 0 | SPI_CCE | R/W | 0h | SPI IP 更改控制使能位。 僅當 SPI_EN 為 0 時才能設置
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