ZHCSQH8A September 2025 – October 2025 TCAN5102-Q1
ADVANCE INFORMATION
請參考 PDF 數(shù)據(jù)表獲取器件具體的封裝圖。
圖 7-33 顯示了 MRAM_IP_CFG 寄存器，表 7-72 中對此進(jìn)行了介紹。
返回到匯總表。
MRAM 和 IP 配置。該寄存器用于使能各種串行接口，并為其分配部分 MRAM。
| 7 | 6 | 5 | 4 | 3 | 2 | 1 | 0 |
| RSVD | GPIO_OUT_SYNC | MRAM_IP_EN | |||||
| R-0h | R/W-0h | R/W-0h | |||||
| 位 | 字段 | 類型 | 復(fù)位 | 說明 |
|---|---|---|---|---|
| 7-5 | RSVD | R | 0h | |
| 4 | GPIO_OUT_SYNC | R/W | 0h | 通過延遲更新直到第二個(gè) GPIO 寄存器被寫入，來同步 GPIO 輸出值的更新。 這要求所有輸出 GPIO 的更改都需寫入 0x002D 和 0x002E，且一旦 0x002E 寫入完成，所有 GPIO 將更新。 0h = GPIO 在字節(jié)寫入時(shí)更新 1h = GPIO 在寫入 0x2E 后更新 |
| 3-0 | MRAM_IP_EN | R/W | 0h | MRAM 和 IP 使能。 如果為串行接口分配了任何內(nèi)存 (>0%)，這些位將使能所選 IP。 當(dāng)已使能的 IP 處于活動狀態(tài)時(shí)，請勿更改此值，否則可能發(fā)生未定義行為（未來版本將修改此特性） 注： 目標(biāo) IP 的 GPIO 需設(shè)置為特殊功能，否則 IP 將無法使能 0h = 全部禁用/0% 1h = SPI 0%，UART 100%，I2C 0% 2h = SPI 25%，UART 75%，I2C 0% 3h = SPI 50%，UART 50%，I2C 0% 4h = SPI 75%，UART 25%，I2C 0% 5h = SPI 100%，UART 0%，I2C 0% 6h = SPI 0%，UART 0%，I2C 100% 7h = SPI 0%，UART 25%，I2C 75% 8h = SPI 0%，UART 50%，I2C 50% 9h = SPI 0%，UART 75%，I2C 25% Ah = SPI 25%，UART 0%，I2C 75% Bh = SPI 50%，UART 0%，I2C 50% Ch = SPI 75%，UART 0%，I2C 25% |