在典型應(yīng)用中，TI 建議執(zhí)行以下步驟：
- 使用 TICS Pro 編程軟件中的 LMK05318B-Q1 GUI 執(zhí)行分步設(shè)計流程，輸入設(shè)計參數(shù)，計算每個 PLL 域的頻率計劃，并為所需配置生成寄存器設(shè)置。可以導(dǎo)出寄存器設(shè)置（以十六進(jìn)制格式）來實(shí)現(xiàn)主機(jī)編程或工廠預(yù)編程。
- 如果使用通用（非定制）器件，主機(jī)器件可在上電后通過串行接口對寄存器設(shè)置進(jìn)行編程，并發(fā)出軟復(fù)位（通過 RESET_SW 位）來啟動器件。主機(jī)還可以將設(shè)置存儲到 EEPROM 中，以便在后續(xù)上電復(fù)位周期中可以使用這些寄存器設(shè)置來自動啟動。
- 將 HW_SW_CTRL 引腳接地來選擇 EEPROM+I2C 模式，或通過弱內(nèi)部電阻器或外部電阻器將引腳偏置到 VIM 來選擇 EEPROM+SPI 模式。確定用于控制和狀態(tài)功能的邏輯 I/O 引腳分配。有關(guān)更多信息，請參閱器件啟動模式。
- 使用適當(dāng)?shù)?I/O 方向和電壓電平將 I2C/SPI 和邏輯 I/O 引腳（1.8V 兼容電平）連接到主機(jī)器件引腳。
- 有關(guān)更多信息，請按照振蕩器輸入 (XO_P/N) 選擇 XO 頻率。
- 選擇具有目標(biāo)相位抖動性能且符合自由運(yùn)行或保持期間輸出時鐘所需的頻率穩(wěn)定性和精度要求的 XO。
- 對于 3.3V LVCMOS 驅(qū)動器，請按照圖 8-4 中的 OSC 時鐘接口示例操作。通過低噪聲 LDO 穩(wěn)壓器為 OSC 供電，或優(yōu)化電源濾波以避免電源噪聲引起的 XO 時鐘抖動。
- TICS Pro：配置 XO 輸入緩沖器模式來匹配 XO 驅(qū)動器接口要求。有關(guān)更多信息，請參閱表 7-1。
- 為原理圖中的每個 PLL 域連接時鐘 I/O，并使用 TICS Pro 按如下方式配置器件設(shè)置：
- 基準(zhǔn)輸入：按照圖 8-4 或時鐘輸入連接和端接 中的 LVCMOS 或差分時鐘輸入接口示例進(jìn)行操作。
- TICS Pro：對于 DPLL 模式，配置基準(zhǔn)輸入緩沖器模式以匹配基準(zhǔn)時鐘驅(qū)動器接口要求。有關(guān)更多信息，請參閱表 7-2。
- 啟用振幅監(jiān)控時，在輸入頻率低于 5MHz 的情況下使用 LVCMOS 時鐘輸入。
- TICS Pro：對于 DPLL 模式，配置 DPLL 輸入選擇模式和輸入優(yōu)先級。有關(guān)更多信息，請參閱基準(zhǔn)輸入多路復(fù)用器選擇。
- TICS Pro：如果使用 APLL2，則配置 VCO1 域（級聯(lián) APLL2）或 XO 時鐘（非級聯(lián) APLL2）的 APLL2 基準(zhǔn)。
- TICS Pro：為每個輸出配置所需的時鐘頻率和 PLL 域。TICS Pro 可以計算 PLL 和輸出的 VCO 頻率和分頻器設(shè)置。為更大限度減少串?dāng)_和雜散，請考慮以下輸出時鐘分配指南：
- 對于 PLL1 時鐘，優(yōu)先選擇 OUT[0:3] 組。
- 對于 PLL2 時鐘，優(yōu)先選擇 OUT[4:7] 組。
- 將相鄰?fù)ǖ郎舷嗤妮敵鲱l率（或諧波頻率）分組，并在可能的情況下將輸出對與單個分頻器（OUT0/1 或 OUT2/3）一起使用來盡可能降低功耗。
- 當(dāng)兩個頻率之差 |fOUTx – fOUTy| 處于抖動積分帶寬范圍（例如，12kHz 至 20MHz）內(nèi)時，分離時鐘輸出。為盡可能減少潛在耦合，作為潛在干擾源的任何輸出都必須至少由四個靜態(tài)引腳（電源引腳、邏輯引腳或禁用輸出引腳）進(jìn)行分離。如有可能，請將這些時鐘放置在相對的輸出組上來分離這些時鐘，這些輸出組位于芯片的對側(cè)以實(shí)現(xiàn)更好的隔離。
- 避免任何 LVCMOS 輸出（強(qiáng)干擾源），或?qū)⑵渑c其他抖動敏感型差分輸出時鐘進(jìn)行隔離。如果需要 LVCMOS 輸出，請使用雙通道互補(bǔ) LVCMOS 模式（+/- 或 -/+），并將未使用的 LVCMOS 輸出保持懸空且無任何布線。
- 如果應(yīng)用中未使用所有的輸出對，請考慮將未使用的輸出連接到一對射頻同軸測試結(jié)構(gòu)以進(jìn)行測試（例如 SMA、SMP 端口）。
- TICS Pro：配置輸出驅(qū)動器。
- 配置輸出驅(qū)動器模式以匹配接收器時鐘輸入接口要求。有關(guān)更多信息，請參閱表 7-6。
- 配置需要同步輸出相位的任何輸出 SYNC 組。有關(guān)更多信息，請參閱輸出同步 (SYNC)。
- 配置輸出自動靜音模式、輸出靜音電平以及 APLL 和 DPLL 靜音選項(xiàng)。有關(guān)更多信息，請參閱LOL 期間輸出自動靜音。
- 時鐘輸出接口：按照圖 8-4 或時鐘輸出連接和端接 中的單端或差分時鐘輸出接口示例進(jìn)行操作。
- 差分輸出必須在接收器輸入端進(jìn)行交流耦合、端接和偏置。
- 除非通過編程啟用內(nèi)部源端接，否則 HCSL 輸出必須具有到 GND 的 50Ω 端接（在源極或負(fù)載側(cè)）。
- LVCMOS 輸出具有內(nèi)部源端接，可直接驅(qū)動 50Ω 布線。LVCMOS VOH 電平由 VDDO 電壓 (1.8V) 確定。
- TICS Pro：配置 DPLL 環(huán)路帶寬。
- 在環(huán)路帶寬以下，基準(zhǔn)噪聲會添加到 TDC 本底噪聲和 XO/TCXO/OCXO 噪聲。在環(huán)路帶寬以上，基準(zhǔn)噪聲將以高達(dá) 60dB/十倍頻程的滾降幅度衰減。合適的帶寬取決于基準(zhǔn)輸入和 XO 之間的相對相位噪聲。APLL1 的環(huán)路帶寬可配置為在超過 APLL1 的帶寬（通常約為 1kHz）時使基準(zhǔn)輸入、TDC 和 XO 相位噪聲進(jìn)一步衰減。
- TICS Pro：配置最大 TDC 頻率以根據(jù)所需的用例優(yōu)化 DPLL TDC 噪聲貢獻(xiàn)。
- 有線：最大 TDC 速率預(yù)設(shè)為 400kHz。這種情況下可以使用窄環(huán)路帶寬 (≤10Hz) 和 TCXO/OCXO/XO 來設(shè)置頻率穩(wěn)定性和漂移性能，從而支持 SyncE 和其他用例。
- 無線：最大 TDC 速率預(yù)設(shè)為 26MHz 以實(shí)現(xiàn)最低的帶內(nèi) TDC 噪聲貢獻(xiàn)。這種情況下支持無線用例以及近端相位噪聲至關(guān)重要的其他用例。
- 定制：最大 TDC 速率可以指定為不超過 26MHz 的任何值。
- TICS Pro：如果需要時鐘控制（例如 IEEE 1588 PTP），請為 DPLL 環(huán)路啟用 DCO 模式并輸入頻率步長（以 ppb 為單位）。FDEV 步長寄存器根據(jù)DCO 頻率步長 進(jìn)行計算。如果需要，在 GPIO 引腳上啟用 FINC/FDEC 引腳控制。
- TICS Pro：為每個基準(zhǔn)輸入配置基準(zhǔn)輸入監(jiān)控選項(xiàng)。當(dāng)不需要監(jiān)控器或輸入超出監(jiān)控器支持的頻率范圍運(yùn)行時，禁用監(jiān)控器。有關(guān)更多信息，請參閱基準(zhǔn)輸入監(jiān)控。
- 振幅監(jiān)控器：設(shè)置 LVCMOS 檢測到的壓擺率邊沿或差分輸入振幅閾值，從而監(jiān)控輸入信號質(zhì)量。禁用低于 5MHz 差分輸入的監(jiān)控器，或使用 LVCMOS 輸入時鐘。
- 漏脈沖監(jiān)控器：設(shè)置延遲窗口閾值 (TLATE) 以允許最長的預(yù)期輸入時鐘周期，包括最壞情況下的周期間抖動。對于間隙時鐘輸入，根據(jù)允許的漏時鐘脈沖數(shù)設(shè)置 TLATE。
- 矮脈沖監(jiān)控器：設(shè)置早期窗口閾值 (TEARLY) 以允許最短的預(yù)期輸入時鐘周期，包括最壞情況下的周期間抖動。
- 1PPS 相位驗(yàn)證監(jiān)控器：設(shè)置相位驗(yàn)證抖動閾值，包括最壞情況下的輸入周期間抖動。
- 驗(yàn)證計時器：設(shè)置在輸入對選擇有效之前，必須由所有已啟用的輸入監(jiān)控器對基準(zhǔn)輸入進(jìn)行驗(yàn)證的時長。
- TICS Pro：為每個通道配置 DPLL 鎖定檢測和調(diào)優(yōu)字歷史記錄監(jiān)控選項(xiàng)。請參閱 PLL 鎖定檢測器和調(diào)優(yōu)字歷史記錄調(diào)優(yōu)字歷史記錄，了解更多信息。
- DPLL 調(diào)優(yōu)字歷史記錄：設(shè)置歷史計數(shù)/平均時間 (TAVG)、歷史延遲/忽略時間 (TIGN) 和中間平均選項(xiàng)。
- DPLL 頻鎖和相鎖檢測器：設(shè)置每個檢測器的鎖定閾值和解鎖閾值。
- TICS Pro：根據(jù)需要配置每個狀態(tài)輸出引腳和中斷標(biāo)志。請參閱 狀態(tài)輸出和中斷，了解更多信息。
- 選擇所需的狀態(tài)信號選項(xiàng)、狀態(tài)極性和驅(qū)動器模式（3.3V LVCMOS 或開漏）。開漏需要外部上拉電阻。
- 如果中斷已啟用并被選為狀態(tài)輸出，請根據(jù)需要配置任何中斷源的標(biāo)志極性和屏蔽位以及組合與/或門。
- 在設(shè)計電源時請參考以下準(zhǔn)則：
- 具有相同頻率或整數(shù)相關(guān)（諧波）頻率的輸出可以共享公共的濾波電源。
- 示例：OUT[0:1] 和 OUT[2:3] 上的 156.25MHz 和 312.5MHz 輸出可以共享經(jīng)過濾波的 VDDO 電源（組 1），而 OUT[4:7] 上的 100MHz、50MHz 和 25MHz 輸出可以共享單獨(dú)的 VDDO 電源（組 2）。
- 為了實(shí)現(xiàn)最低功耗，AC-DIFF 或 HCSL 輸出可以由 1.8V 電源供電，輸出擺幅或相位噪聲不會降低（與 2.5V 或 3.3V 相比）。
- 1.8V LVCMOS 輸出必須由 1.8V 電源供電。
- 請參閱電源軌時序、電源斜升速率和混合電源域。