ZHCSV24 March 2024 LMK05318B-Q1
PRODUCTION DATA
- 1
- 1 特性
- 2 應用
- 3 說明
- 4 引腳配置和功能
- 5 規格
- 6 參數測量信息
-
7 詳細說明
- 7.1 概述
- 7.2 功能方框圖
- 7.3
特性說明
- 7.3.1 振蕩器輸入 (XO_P/N)
- 7.3.2 基準輸入（PRIREF_P/N 和 SECREF_P/N）
- 7.3.3 時鐘輸入連接和端接
- 7.3.4 基準輸入多路復用器選擇
- 7.3.5 無中斷切換
- 7.3.6 基準輸入上的間隙時鐘支持
- 7.3.7 輸入時鐘和 PLL 監控、狀態和中斷
- 7.3.8
PLL 關系
- 7.3.8.1 PLL 頻率關系
- 7.3.8.2 模擬 PLL（APLL1、APLL2）
- 7.3.8.3 APLL 參考路徑
- 7.3.8.4 APLL 相位頻率檢測器 (PFD) 和電荷泵
- 7.3.8.5 APLL 反饋分頻器路徑
- 7.3.8.6 APLL 環路濾波器（LF1、LF2）
- 7.3.8.7 APLL 壓控振蕩器（VCO1、VCO2）
- 7.3.8.8 APLL VCO 時鐘分配路徑（P1、P2）
- 7.3.8.9 DPLL 基準 (R) 分頻器路徑
- 7.3.8.10 DPLL 時間數字轉換器 (TDC)
- 7.3.8.11 DPLL 環路濾波器 (DLF)
- 7.3.8.12 DPLL 反饋 (FB) 分頻器路徑
- 7.3.9 輸出時鐘分配
- 7.3.10 輸出通道多路復用器
- 7.3.11 輸出分頻器 (OD)
- 7.3.12 時鐘輸出 (OUTx_P/N)
- 7.3.13 無毛刺輸出時鐘啟動
- 7.3.14 時鐘輸出連接和端接
- 7.3.15 輸出同步 (SYNC)
- 7.4 器件功能模式
- 7.5 編程
- 8 應用和實施
- 9 器件和文檔支持
- 10修訂歷史記錄
- 11機械、封裝和可訂購信息
7.3.2 基準輸入（PRIREF_P/N 和 SECREF_P/N）
基準輸入（PRIREF 和 SECREF）可以接受差分或單端時鐘。每個輸入都具有可編程的輸入類型、端接和直流耦合輸入偏置配置，如圖 7-7 所示。每個輸入緩沖器會驅動 DPLL 塊的基準輸入多路復用器。DPLL 輸入多路復用器可以從任何基準輸入中進行選擇。DPLL 可以在不同頻率的輸入之間切換，前提是這些輸入可以通過 DPLL R 分頻器分頻為一個公共頻率。基準輸入路徑還會驅動各種檢測器塊以進行基準輸入監控和驗證。
圖 7-7 基準輸入緩沖器表 7-2 列出了常見時鐘接口類型的基準輸入緩沖器配置。
表 7-2 基準輸入緩沖器模式
| xxxREF_TYPE (R46[3:0]/R46[7:4]) | xxxREF_DC_ MODE (R40[2]/(R40[3]) | 輸入類型 | 內部開關設置 | ||
|---|---|---|---|---|---|
| 內部端接 （S1、S2）(1) | LVCMOS 壓擺率檢測 (S4)(2) | LVCMOS 內部交流電容器旁路模式 (S5)(3) | |||
| 0x00 | 0x00 | 差分 （外部直流耦合或交流耦合、內部交流耦合） | 關斷 | 關斷 | 關斷 |
0x03 | 0x00 | 差分 （外部直流耦合或交流耦合、通過 100Ω 內部端接和交流耦合） | 100Ω | 關斷 | 關斷 |
| 0x04 | 0x00 | HCSL （外部直流耦合、通過 50Ω 內部端接和交流耦合） | 50Ω | 關斷 | 關斷 |
0x08 | 0x00 | LVCMOS （外部直流耦合、內部交流耦合） | 關斷 | 導通 | 關斷 |
0x08 | 0x01 | LVCMOS （外部直流耦合、內部直流耦合） | 關斷 | 關斷 | 導通 |
0x0C | 0x00 | 單端 （外部直流耦合、通過 50Ω 內部端接和交流耦合） | 50Ω | 導通 | 關斷 |
(1) S1、S2：關斷 = 假定采用外部端接。
(2) S4：關斷 = 差分輸入幅度檢測器用于除 LVCMOS 或單端輸入類型之外的所有輸入類型。
(3) S5：關斷 = 使用內部交流耦合電容器 (7pF)。開關 S5 由 REF_DC_MODE 寄存器進行設置。R40[3] 可用于為主要基準設置 S5。R40[2] 可用于為次級基準設置 S5。