ZHCSV24 March 2024 LMK05318B-Q1
PRODUCTION DATA
DPLL 支持鎖定到缺少周期的輸入時鐘(稱為間隙時鐘)。間隙會大大增加時鐘的抖動,因此 DPLL 提供生成低抖動周期性輸出時鐘所需的高輸入抖動容差和低環路帶寬。產生的輸出是一個周期性的無間隙時鐘,具有輸入的平均頻率及缺失的周期。間隙時鐘寬度不能超過 R 分頻器之后的基準時鐘周期 (RPRI/SECREF/fPRI/SECREF)。為了實現并保持鎖定,必須配置基準輸入監控器來避免由于最壞情況下的時鐘間隙情況而出現的任何標志。如果兩個間隙時鐘輸入之間的基準切換發生在任一輸入時鐘的間隙期間,則可能違反無中斷切換規范。