ZHCSIJ2C July 2018 – April 2024 DS90UB935-Q1
PRODUCTION DATA
圖 4-1 RHB 封裝 | 引腳 | I/O | 說明 | |
|---|---|---|---|
| 名稱 | 編號 | ||
| CSI 接口 | |||
| CSI_CLKP | 5 | I,DPHY | CSI-2 時鐘輸入引腳。連接到具有匹配 100Ω (±5%) 阻抗互連的 CSI-2 時鐘源。 |
| CSI_CLKN | 6 | I,DPHY | |
| CSI_D0P | 3 | I,DPHY | CSI-2 數(shù)據(jù)輸入引腳。連接到具有匹配 100Ω (±5%) 阻抗互連的 CSI-2 數(shù)據(jù)源。如果不使用這些引腳,可使其保持懸空狀態(tài)。 |
| CSI_D0N | 4 | I,DPHY | |
| CSI_D1P | 1 | I,DPHY | |
| CSI_D1N | 2 | I,DPHY | |
| CSI_D2P | 31 | I,DPHY | |
| CSI_D2N | 32 | I,DPHY | |
| CSI_D3P | 29 | I,DPHY | |
| CSI_D3N | 30 | I,DPHY | |
| 串行控制接口 | |||
| I2C_SDA | 23 | OD | I2C 數(shù)據(jù)和時鐘引腳。根據(jù) IDX 設(shè)置上拉至 1.8V 或 3.3V 電源軌。有關(guān) DS90UB935-Q1 I2C 實現(xiàn)的詳細(xì)信息,請參閱 I2C 接口配置。請參閱 I2C 總線上拉電阻器計算 (SVLA689)。 |
| I2C_SCL | 24 | OD | |
| 配置及控制 | |||
| RES0 | 7 | I | 保留引腳 – 連接到 GND |
| RES1 | 22 | I | 保留引腳 – 不連接(保持懸空) |
| PDB | 8 | I,PD | 關(guān)斷反相輸入引腳。內(nèi)部 1MΩ 下拉。通常通過下拉連接到處理器 GPIO。當(dāng) PDB 輸入為高電平時,啟用器件,并使內(nèi)部寄存器和狀態(tài)機復(fù)位為默認(rèn)值。置位 PDB 信號為低電平將關(guān)閉器件并產(chǎn)生極少功耗。這個引腳的缺省功能是 PDB = 低電平;斷電。PDB 會保持低電平,直到施加電源并達(dá)到所需的最低電平。有關(guān) PDB 功能的更多詳細(xì)信息,請參閱斷電 (PDB)。 PDB 輸入不能承受 3.3V 電壓。 PDB = 1.8V,器件啟用(正常工作) PDB = 0,器件關(guān)斷。 |
| 模式 | 21 | I,S | 模式選擇配置輸入。默認(rèn)工作模式在啟動時根據(jù) PDB 從低電平轉(zhuǎn)換為高電平時的 MODE 輸入電壓進(jìn)行配置。通常通過外部上拉電阻連接到 VDD18,通過下拉電阻連接到 GND,并施加適當(dāng)?shù)钠秒妷骸U埐榭?MODE 了解詳細(xì)信息。 |
| CLK_OUT/IDX | 19 | I/O、S | IDX 引腳設(shè)置 I2C 上拉電壓和器件地址;連接至外部上拉電阻至 VDD,并下拉至 GND 以創(chuàng)建分壓器。當(dāng) PDB 從低電平轉(zhuǎn)換為高電平時,在 CLOCK_OUT/IDX 引腳上檢測配置 (strap) 輸入電壓以確定功能,然后將其轉(zhuǎn)換為 CLK_OUT。有關(guān)詳細(xì)信息,請參閱 I2C 接口配置。如果使用了 CLK_OUT,則引腳上的最小電阻為 35kΩ。如果未使用,CLK_OUT/IDX 可以連接到 GND。 |
| FPD-LINK III 接口 | |||
| DOUT- | 13 | I/O | FPD-Link III 輸入/輸出引腳。這些引腳必須交流耦合。有關(guān)典型連接圖,請參閱圖 7-5 和圖 7-6;有關(guān)建議的電容器值,請參閱表 7-3。 |
| DOUT+ | 14 | I/O | |
| 電源和接地 | |||
| VDDD_CAP | 26 | D,P | 內(nèi)部模擬穩(wěn)壓器去耦電容器的連接。通常連接到 10μF、0.1μF 和 0.01μF 接地電容器。不要連接到外部電源軌。有關(guān)更多詳細(xì)信息,請參閱典型應(yīng)用。 |
| VDDDRV_CAP | 15 | D,P | 內(nèi)部模擬穩(wěn)壓器去耦電容器的連接。通常連接到 10μF、0.1μF 和 0.01μF 接地電容器。不要連接到外部電源軌。有關(guān)更多詳細(xì)信息,請參閱典型應(yīng)用。 |
| VDDPLL_CAP | 10 | D,P | 內(nèi)部模擬穩(wěn)壓器去耦電容器的連接。通常連接到 10μF、0.1μF 和 0.01μF 接地電容器。不要連接到外部電源軌。有關(guān)更多詳細(xì)信息,請參閱典型應(yīng)用。 |
| VDDD | 25 | P | 1.8V (±5%) 電源引腳。 通常連接到 1μF 和 0.01μF 接地電容器。 |
| VDDDRV | 16 | P | 1.8V (±5%) 模擬電源引腳。 通常連接到 1μF 和 0.01μF 接地電容器。 |
| VDDPLL | 11 | P | 1.8V (±5%) 模擬電源引腳。 通常連接到 1μF 和 0.01μF 接地電容器。 |
| GND | DAP | G | DAP 是底部的大型金屬觸點,位于 VQFN 封裝的中心。連接到接地平面 (GND)。 |
| 環(huán)路濾波器 | |||
| LPF1 | 9 | P | 環(huán)路濾波器 1:按照節(jié) 7.2.2.4 中所述進(jìn)行連接。 |
| LPF2 | 12 | P | 環(huán)路濾波器 2:按照節(jié) 7.2.2.4 中所述進(jìn)行連接。 |
| 時鐘接口和 GPIO | |||
| GPIO_0 | 17 | I/O,PD | 通用輸入/輸出引腳。這些引腳還可以配置為檢測其輸入端的電壓。請參閱電壓和溫度檢測。加電時,這些 GPIO 引腳默認(rèn)為帶有 300kΩ(典型值)內(nèi)部下拉電阻器的輸入。如果未使用這些引腳,可以將其保持懸空狀態(tài),但 TI 建議將 GPIOx_INPUT_EN 設(shè)置為 0 以禁用這些引腳。有關(guān)可編程性,請參閱節(jié) 6.3.6。 |
| GPIO_1 | 18 | I/O,PD | |
| GPIO_2 | 27 | I/O,PD | 通用輸入/輸出引腳。加電時,這些 GPIO 引腳默認(rèn)為帶有 300kΩ(典型值)內(nèi)部下拉電阻器的輸入。如果未使用這些引腳,可以將其保持懸空狀態(tài),但 TI 建議將 GPIOx_INPUT_EN 設(shè)置為 0 以禁用這些引腳。有關(guān)可編程性,請參閱節(jié) 6.3.6。 |
| GPIO_3 | 28 | I/OPD | |
| CLKIN | 20 | I | 基準(zhǔn)時鐘輸入引腳。如果在非同步外部時鐘模式下運行,請將該引腳連接到本地時鐘源。如果未使用(與其他時鐘模式類似),該引腳可以保持?jǐn)嚅_。更多有關(guān)時鐘模式的信息,請參閱表 6-8。 |