ZHCSRW0B February 2023 – December 2024 AM68 , AM68A
PRODUCTION DATA
請(qǐng)參考 PDF 數(shù)據(jù)表獲取器件具體的封裝圖。
MMC1 接口符合 SD 主機(jī)控制器標(biāo)準(zhǔn)規(guī)范 4.10 和 SD 物理層規(guī)范 v3.01 以及 SDIO 規(guī)范 v3.00,并支持以下 SD 卡應(yīng)用:
表 6-68 說明了 MMC1 時(shí)序模式所需的 DLL 軟件配置設(shè)置。
| 寄存器名稱 | MMCSD12_SS_PHY_CTRL_4_REG | MMCSD12_SS_PHY_CTRL_5_REG | ||||
|---|---|---|---|---|---|---|
| 位字段 | [20] | [15:12] | [8] | [4:0] | [2:0] | |
| 位字段名稱 | OTAPDLYENA | OTAPDLYSEL | ITAPDLYENA | ITAPDLYSEL | CLKBUFSEL | |
| 模式 | 說明 | 延遲 啟用 | 延遲 值 | 輸入 延遲 啟用 | 輸入 延遲 值 | 延遲 緩沖器 持續(xù)時(shí)間 |
| 默認(rèn) 速度 | 4 位 PHY 工作 3.3V,25MHz | 0x0 | 0x0 | 0x0 | 0x0 | 0x7 |
| 高速 | 4 位 PHY 工作 3.3V,50 MHz | 0x0 | 0x0 | 0x0 | 0x0 | 0x7 |
| UHS-I SDR12 | 4 位 PHY 工作 1.8V,25MHz | 0x1 | 0xF | 0x0 | 0x0 | 0x7 |
| UHS-I SDR25 | 4 位 PHY 工作 1.8V,50MHz | 0x1 | 0xF | 0x0 | 0x0 | 0x7 |
| UHS-I SDR50 | 4 位 PHY 工作 1.8V,100MHz | 0x1 | 0xC | 0x1 | 調(diào)優(yōu) | 0x7 |
| UHS-I DR50 | 4 位 PHY 工作 1.8V,50MHz | 0x1 | 0xC | 0x1 | 0x2 | 0x7 |
| UHS-I SDR104 | 4 位 PHY 工作 1.8V,200MHz | 0x1 | 0x5 | 0x1 | 調(diào)優(yōu) | 0x7 |
表 6-69 說明了 MMC1 的時(shí)序條件。
| 參數(shù) | 最小值 | 最大值 | 單位 | |||
|---|---|---|---|---|---|---|
| 輸入條件 | ||||||
| SRI | 輸入壓擺率 | 默認(rèn)速度,高速 | 0.69 | 2.06 | V/ns | |
| UHS-I SDR12、UHS-I SDR25 | 0.34 | 1.34 | V/ns | |||
| USH-1 DDR50 | 1.00 | 2.00 | V/ns | |||
| 輸出條件 | ||||||
| CL | 輸出負(fù)載電容 | 所有模式 | 1 | 10 | pF | |
| PCB 連接要求 | ||||||
| td(Trace Delay) | 每條引線的傳播延遲 | UHS-I DDR50 | 240.03 | 1134 | ps | |
| 所有其他模式 | 126 | 1386 | ps | |||
| td(Trace Mismatch Delay) | 所有布線之間的傳播延遲不匹配 | UHS-I DDR50 | 20 | ps | ||
| UHS-I SDR104 | 8 | ps | ||||
| 所有其他模式 | 100 | ps | ||||