ZHCSRW0B February 2023 – December 2024 AM68 , AM68A
PRODUCTION DATA
如需進一步詳細了解器件內部集成電路的特性和其他說明信息,請參閱信號說明和詳細說明 中的相應小節。
表 6-42、表 6-43、圖 6-69、表 6-44 和圖 6-70 假設在建議運行條件和電氣特性條件下進行測試。
| 參數 | 最小值 | 最大值 | 單位 | |
|---|---|---|---|---|
| 輸入條件 | ||||
| SRI | 輸入壓擺率 | 0.2276 | 5 | V/ns |
| 輸出條件 | ||||
| CL | 輸出負載電容 | 50 | pF | |
| 編號 | 參數 | 說明 | 模式 | 最小值 | 最大值 | 單位 |
|---|---|---|---|---|---|---|
| D1 | tLOW_OD | SCL 時鐘的低電平周期 | 控制器 | 200 | ns | |
| tDIG_OD_L | tLOW_OD MIN + tFDA_OD MIN | ns | ||||
| D2 | tHIGH | SCL 時鐘的高周期 | 控制器 | 41 | ns | |
| tDIG_H | tHIGH + tCF | ns | ||||
| D3 | tfDA_OD | SDA 信號的下降時間 | 控制器、目標 | tCF | 12 | ns |
| D4 | tSU_OD | 開漏模式期間的 SDA 數據建立時間 | 控制器、目標 | 3 | ns | |
| D5 | tCAS | 啟動 (S) 條件后的時鐘 | 控制器、ENTAS0 | 38.4 | 1000 | ns |
| 控制器、ENTAS1 | 38.4 | 100000 | ns | |||
| 控制器、ENTAS2 | 38.4 | 2000000 | ns | |||
| 控制器、ENTAS3 | 38.4 | 50000000 | ns | |||
| D6 | tCBP | 停止 (P) 條件前的時鐘 | 控制器 | tCAS MIN / 2 | ns | |
| D7 | tMMOVERLAP | 切換期間當前控制器到輔助控制器的重疊時間 | 控制器 | tDIG_OD_Lmin | ns | |
| D8 | tAVAL | 總線可用條件 | 控制器 | 1000 | ns | |
| D9 | tIDLE | 總線空閑條件 | 控制器 | 1000000 | ns | |
| D10 | tMMLOCK | 新控制器不將 SDA 驅動為低電平的時間間隔 | 控制器 | tAVALmin | ns |
圖 6-69 I3C 開漏時序| 編號 | 參數 | 說明 | 模式 | 最小值 | 最大值 | 單位 |
|---|---|---|---|---|---|---|
| D1 | fSCL | SCL 時鐘周期 | 控制器 | 80 | 100000 | ns |
| D2 | tLOW | SCL 時鐘低電平周期 | 控制器 | 24 | ns | |
| tDIG_L | 32 | ns | ||||
| D3 | tHIGH_MIXED | 混合總線的 SCL 時鐘高電平周期(不支持混合總線拓撲) | 控制器 | 24 | ns | |
| tDIG_H_MIXED | 32 | 45 | ns | |||
| D4 | tHIGH | SCL 時鐘高周期 | 控制器 | 24 | ns | |
| tDIG_H | 32 | ns | ||||
| D5 | tSCO | 目標的時鐘輸入至數據輸出時間 | 目標 | 12 | ns | |
| D6 | tCR | SCL 時鐘上升時間 | 控制器 | 150 × 1 / fSCL | 60 | ns |
| D7 | tCF | SCL 時鐘下降時間 | 控制器 | 150 × 1 / fSCL | 60 | ns |
| D8 | tHD_PP | 推挽模式下的 SDA 信號數據保持時間 | 控制器 | tCR + 3 和 tCF + 3 | ns | |
| 目標 | 0 | ns | ||||
| D9 | tSU_PP | 推挽模式下的 SDA 信號數據建立時間 | 控制器、目標 | 3 | ns | |
| D10 | tCASr | 重復啟動 (Sr) 后的時鐘 | 控制器 | tCAS MIN | ns | |
| D11 | tCBSr | 重復啟動 (Sr) 前的時鐘 | 控制器 | tCAS MIN / 2 | ns |
圖 6-70 I3C 推挽時序(SDR 和 HDR-DDR 模式)