如圖 6-1所示，每個 ADC 均由一個輸入多路復(fù)用器饋電。每個多路復(fù)用器用于全差分2:1配置（表 6-1）或偽差分4:1配置（表 6-2）。

圖 6-1 輸入多路復(fù)用器配置

全差分模式下，可利用外部 M0 引腳或配置（CONFIG）寄存器中的 C[1：0] 位進行通道選擇。偽差分模式下，利用 SEQFIFO 寄存器進行通道選擇。無論處于哪種模式，更改多路復(fù)用器設(shè)置都會影響下一個 CONVST 脈沖開始的轉(zhuǎn)換。

該轉(zhuǎn)換器的輸入路徑為全差分路徑，能夠在 100kHz 下提供 92dB 的良好共模抑制能力。高共模抑制比（CMRR）還有助于抑制惡劣工業(yè)環(huán)境中的噪聲。

每個 40pF 采樣保持電容（圖 6-2中的C_S）通過開關(guān)連接至多路復(fù)用器輸出。轉(zhuǎn)換過程中，打開開關(guān)可保留采樣數(shù)據(jù)。轉(zhuǎn)換完成后，兩個電容在一個時鐘周期以內(nèi)預(yù)充電至 REFIOx 引腳處電壓。預(yù)充電后，多路復(fù)用器輸出再次連接采樣電容。模擬輸入引腳上的電壓通常與基準(zhǔn)電壓不同。因此，在采集時間 t_ACQ 期間（參閱圖 5-1與圖 5-2），將采樣電容充電至 16 位精度的一半 LSB。

圖 6-2 等效模擬輸入電路

BUSY 信號處于低電平時，采集開始。開始采集時，關(guān)閉輸入開關(guān)（完成前一次轉(zhuǎn)換與預(yù)充電后），出現(xiàn) CONVST 信號上升沿時，采集完成。如果器件全速運行，采集時間通常為 100ns。

如方程式 1所示，根據(jù) ADC168M102R-SEP 的分辨率，計算 n = 16 時的驅(qū)動運算放大器的最小 -3dB 帶寬：

方程式 1.

t_ACQ = 100ns 時，ADC168M102R-SEP 的驅(qū)動放大器的最小帶寬為 19MHz。如果應(yīng)用允許更長的采集時間，所需帶寬可能會更小。

如果給定應(yīng)用無法滿足方程式 1中的建立要求，就會出現(xiàn)增益誤差。然而，由于存在電容預(yù)充電情況，因此不會直接影響線性度與總諧波失真（THD）。

建議將德州儀器（TI）的 OPA365用作驅(qū)動器。除了提供所需帶寬以外，OPA365 還能夠提供較低的失調(diào)電壓與出色的總諧波失真（THD）性能（參閱應(yīng)用和實施部分）。

一般情況下，ADC 采樣電容會導(dǎo)致驅(qū)動運算放大器相位裕度降低。電容與放大器之間放置的電阻器能夠限制這種影響。因此，請在開關(guān)上串聯(lián)一個 100Ω 的內(nèi)部電阻器（R_SER）。開關(guān)電阻（R_SW）通常為 100Ω；參閱（圖 6-2）。

如果信號源（R_SOURCE）的阻抗?jié)M足方程式 2以下要求，則不需要輸入驅(qū)動器：

方程式 2.

其中：

• ADC168M102R-SEP 的分辨率 n = 16
• 采樣電容 C_S = 40pF
• 輸入電阻值 R_SER = 100Ω
• 開關(guān)電阻值 R_SW = 100Ω

t_ACQ = 100ns 時，確保 ADC168M102R-SEP 的最大源阻抗小于 12Ω。如果 ADC 在較低數(shù)據(jù)速率下使用，源阻抗可能更高。

ADC 的差分輸入電壓范圍為 ±V_REF，即：所選 REFIOx 引腳上的電壓。

對于所有輸入，電壓保持在低于 AGND 但高于 AVDD 的 0.3V 限值范圍以內(nèi)。不允許讓直流電流流過輸入端。如果超過該等限值，會導(dǎo)致內(nèi)部 ESD 二極管導(dǎo)通，導(dǎo)致漏電流增大、可能進而導(dǎo)致器件損壞。只有采樣保持電容再充電時，才需要電流。

將任何未使用的輸入直接連接至 AGND 或 RGND，無需下拉電阻器。