ZHCST23 December 2024 ADC168M102R-SEP
PRODUCTION DATA
通過 CONVST 上升沿（轉換開始）信號，保持模擬輸入。從 CONVST 到下一個時鐘上升沿（系統時鐘）的建立時間為 12ns（最小值）。到達時鐘上升沿后，轉換自動開始。轉換期間（即：BUSY 為高電平時），請勿發出 CONVST 上升沿。
RD（讀取數據）與 CONVST 短接，以便最大限度減少必要軟件與接線。到達時鐘下降沿時，器件會觸發 RD 信號。因此，在時鐘上升沿，激活組合信號。然后，在隨后的時鐘上升沿開始轉換。在只有 SDOA 處于活動狀態的模式下，如果使用半時鐘定時，RD 與 CONVST 信號組合的最大長度為一個時鐘周期。這些模式包括 II、IV、SII 和 SIV。
如果將 CONVST 與 RD 組合使用，則應確保每當開始新的轉換時，CS 處于低電平。但是，如果 RD 與 CONVST 分開控制，那么不需要該條件。如果采用先入先出（FIFO）原則，則應將 CONVST 與 RD 分開控制。
轉換完成后，采樣電容會自動預充電至基準電壓值，以便顯著減少多路復用輸入通道之間的串擾。