ZHCSU34 November 2023 DRV8214
PRODUCTION DATA
每當(dāng) VCC 電源電壓降至低于 UVLO 下降閾值電壓 VUVLO 時(shí),器件中的所有電路都會(huì)被禁用,輸出 FET 被禁用,所有內(nèi)部邏輯被復(fù)位,nFAULT 被拉低。
該器件允許 VM 電源電壓一直降至 0V。當(dāng) VCC 電壓升至高于 VUVLO 上升閾值時(shí),將恢復(fù)正常運(yùn)行,如下圖所示。(下表)總結(jié)了器件進(jìn)入 UVLO 時(shí)的條件。
一旦 VCC 超過 UVLO 閾值,NPOR 位就會(huì)復(fù)位并鎖存為低電平。
NPOR 會(huì)保持復(fù)位狀態(tài),直到通過 CLR_FLT 位清零為止。
上電后,一旦發(fā)出 CLR_FLT 命令,NPOR 就會(huì)自動(dòng)鎖存為高電平。
| VVM | VVCC | 器件響應(yīng) | IPROPI |
|---|---|---|---|
| 0V 至 VVM_MAX | <1.65V | UVLO | 不可用 |
| 0V 至 VVM_MAX | >1.65V | 正常運(yùn)行 | 適用于 VVM > 1.65V 的情況 |