ZHCSXB7 November 2024 TAA3020
PRODUCTION DATA
數字音頻數據通過數字音頻串行接口 (ASI) 或音頻總線，在主機處理器和 TAA3020 之間流動。這個高度靈活的 ASI 總線包含用于多通道運行的 TDM 模式、I2S 或左對齊協議格式支、可編程數據長度選項、各總線時鐘線的主從靈活配置，以及直接與系統中多個器件進行通信的能力。
總線協議 TDM、I2S 或左平衡 (LJ) 格式可以通過使用 ASI_FORMAT[1:0] (P0_R7_D[7:6]) 寄存器位進行選擇。如表 6-2 和表 6-3 所示，這些模式都是最高有效字節 (MSB) 優先的脈沖編碼調制 (PCM) 數據格式，輸出通道數據字長可以通過配置 ASI_WLEN[1:0] (P0_R7_D[5:4]) 寄存器位編程為 16、20、24 或 32 位。
| P0_R7_D[7:6]：ASI_FORMAT[1:0] | 音頻串行接口格式 |
|---|---|
| 00（默認值） | 時分多路復用 (TDM) 模式 |
| 01 | IC 間音頻 (I2S) 模式 |
| 10 | 左對齊 (LJ) 模式 |
| 11 | 保留（不使用此設置） |
| P0_R7_D[5:4]：ASI_WLEN[1:0] | 音頻輸出通道數據字長 |
|---|---|
| 00 | 輸出通道數據字長設置為 16 位 |
| 01 | 輸出通道數據字長設置為 20 位 |
| 10 | 輸出通道數據字長設置為 24 位 |
| 11（默認值） | 輸出通道數據字長設置為 32 位 |
幀同步引腳 FSYNC 在該音頻總線協議中用于定義幀的起始，并具有與輸出數據采樣速率相同的頻率。位時鐘引腳 BCLK 用于通過串行總線在時鐘沿輸出數字音頻數據。一個幀中的位時鐘周期數必須能夠容納具有編程數據字長的多個器件活動輸出通道。
一個幀包含多個時分通道時隙（最多 64 個），以允許一個 TAA3020 器件或共享同一音頻總線的多個該器件在音頻總線上完成所有輸出通道音頻數據傳輸。該器件支持最多 4 個輸出通道，這些通道可配置為將其音頻數據放在總線時隙 0 至時隙 63 上。表 6-4 列出了輸出通道時隙配置設置。在 I2S 和 LJ 模式下，時隙分為兩組，即左通道時隙和右通道時隙，如IC 間音頻 (I2S) 接口 和左對齊 (LJ) 接口 一節所述。
| P0_R11_D[5:0]：CH1_SLOT[5:0] | 輸出通道 1 時隙分配 |
|---|---|
| 00 0000 = 0d（默認值） | 時隙 0 用于 TDM，或左側時隙 0 用于 I2S、LJ。 |
| 00 0001 = 1d | 時隙 1 用于 TDM，或左側時隙 1 用于 I2S、LJ。 |
| … | … |
| 01 1111 = 31d | 時隙 31 用于 TDM，或左側時隙 31 用于 I2S、LJ。 |
| 10 0000 = 32d | 時隙 32 用于 TDM，或右側時隙 0 用于 I2S、LJ。 |
| … | … |
| 11 1110 = 62d | 時隙 62 用于 TDM，或右側時隙 30 用于 I2S、LJ。 |
| 11 1111 = 63d | 時隙 63 用于 TDM，或右側時隙 31 用于 I2S、LJ。 |
同樣，可以分別使用 CH2_SLOT (P0_R12) 至 CH8_SLOT (P0_R18) 寄存器來完成輸出通道 2 至通道 8 的時隙分配設置。
時隙字長與為器件設置的輸出通道數據字長相同。如果所有 TAA3020 器件在系統中共用同一 ASI 總線，則必須將所有器件的輸出通道數據字長設置為相同的值。系統中 ASI 總線可能的最大時隙數受限于可用總線帶寬，該帶寬取決于 BCLK 頻率、使用的輸出數據采樣速率以及配置的通道數據字長。
該器件還包括一項功能，可將時隙數據傳輸開始相對于幀同步偏移多達 31 個位時鐘周期。表 6-5 列出了可編程的偏移配置設置。
| P0_R8_D[4:0]：TX_OFFSET[4:0] | 時隙數據傳輸開始的可編程偏移設置 |
|---|---|
| 0 0000 = 0d（默認值） | 該器件遵循標準協議時序，沒有任何偏移。 |
| 0 0001 = 1d | 與標準協議時序相比，時隙開始會偏移一個 BCLK 周期。 對于 I2S 或 LJ，與標準協議時序相比，左側和右側時隙開始會偏移一個 BCLK 周期。 |
| ...... | ...... |
| 1 1110 = 30d | 與標準協議時序相比，時隙開始會偏移 30 個 BCLK 周期。 對于 I2S 或 LJ，與標準協議時序相比，左側和右側時隙開始會偏移 30 個 BCLK 周期。 |
| 1 1111 = 31d | 與標準協議時序相比，時隙開始會偏移 31 個 BCLK 周期。 對于 I2S 或 LJ，與標準協議時序相比，左側和右側時隙開始會偏移 31 個 BCLK 周期。 |
與標準協議時序中使用的默認 FSYNC 極性相比，該器件還能夠反轉幀同步引腳 FSYNC 的極性，用于傳輸音頻數據。該功能可以使用 FSYNC_POL (P0_R7_D3) 寄存器位來設置。同樣，該器件可以反轉位時鐘引腳 BCLK 的極性，而這可以使用 BCLK_POL (P0_R7_D2) 寄存器位來設置。