ZHCSXB7 November 2024 TAA3020
PRODUCTION DATA
除了增益校準(zhǔn)外，每個(gè)通道的相位延遲可進(jìn)行精細(xì)校準(zhǔn)或調(diào)整。具體來(lái)說，對(duì)于模擬麥克風(fēng)的相位誤差，可以在 0 至 255 個(gè)調(diào)制器時(shí)鐘周期范圍內(nèi)，以一個(gè)時(shí)鐘周期為步長(zhǎng)進(jìn)行調(diào)整。調(diào)制器時(shí)鐘與用于 ADC_MOD_CLK 的時(shí)鐘相同，為 6.144MHz（輸出數(shù)據(jù)采樣速率為 48kHz 的倍數(shù)或約數(shù)）或 5.6448MHz（輸出數(shù)據(jù)采樣速率為 44.1kHz 的倍數(shù)或約數(shù)）。對(duì)于數(shù)字麥克風(fēng)接口，相位校準(zhǔn)時(shí)鐘取決于使用的 PDM 時(shí)鐘。對(duì)于 6.144MHz 的 PDM_CLK（輸出數(shù)據(jù)采樣速率為 48kHz 的倍數(shù)或約數(shù)）或 5.6448MHz（輸出數(shù)據(jù)采樣速率為 44.1kHz 的倍數(shù)或約數(shù)），相位校準(zhǔn)時(shí)鐘與 PDM_CLK 相同。當(dāng) PDM_CLK 等于或低于 3.072MHz（輸出數(shù)據(jù)采樣速率是 48kHz 的倍數(shù)或約數(shù)）時(shí)，使用的相位校準(zhǔn)時(shí)鐘為 3.072MHz。同樣，對(duì)于 2.8224MHz、1.4112MHz 或 705.6kHz 的 PDM_CLK（輸出數(shù)據(jù)采樣速率是 44.1kHz 的倍數(shù)或約數(shù)），使用的相位校準(zhǔn)時(shí)鐘為 2.8224MHz。對(duì)于必須在每個(gè)通道之間以高分辨率進(jìn)行相位匹配的應(yīng)用（包括由外部元件或麥克風(fēng)導(dǎo)致的任何通道間相位不匹配），該功能非常有用。表 6-16 展示了使用 6.144MHz 或 5.6448MHz 的 PDM_CLK 時(shí)，模擬或數(shù)字麥克風(fēng)的通道相位校準(zhǔn)的可用可編程選項(xiàng)。
| P0_R64_D[7:0]：CH1_PCAL[7:0] | 輸入通道 1 的通道相位校準(zhǔn)設(shè)置 |
|---|---|
| 0000 0000 = 0d（默認(rèn)值） | 輸入通道 1 相位校準(zhǔn)，無(wú)延遲 |
| 0000 0001 = 1d | 輸入通道 1 相位校準(zhǔn)延遲設(shè)置為一個(gè)調(diào)制器時(shí)鐘周期 |
| 0000 0010 = 2d | 輸入通道 1 相位校準(zhǔn)延遲設(shè)置為兩個(gè)調(diào)制器時(shí)鐘周期 |
| … | … |
| 1111 1110 = 254d | 輸入通道 1 相位校準(zhǔn)延遲設(shè)置為 254 個(gè)調(diào)制器時(shí)鐘周期 |
| 1111 1111 = 255d | 輸入通道 1 相位校準(zhǔn)延遲設(shè)置為 255 個(gè)調(diào)制器時(shí)鐘周期 |
對(duì)于 PDM_CLK 頻率低于 3.072MHz 的數(shù)字麥克風(fēng)接口，相位校準(zhǔn)范圍為相位校準(zhǔn)時(shí)鐘的 0 至 127（如果輸出數(shù)據(jù)采樣率是 48kHz 的倍數(shù)或約數(shù)，為 3.072MHz；如果輸出數(shù)據(jù)采樣率是 44.1kHz 的倍數(shù)或約數(shù)，為 2.8224MHz）。可以使用 CH1_PCAL[7:1] 配置通道 1 的該范圍。
同樣，可以分別使用 CH2_PCAL (P0_R69) 到 CH4_PCAL (P0_R79) 寄存器位來(lái)配置輸入通道 2 到通道 4 的通道相位校準(zhǔn)設(shè)置。
當(dāng)模擬輸入和 PDM 輸入一起用于同步轉(zhuǎn)換時(shí)，不得使用相位校準(zhǔn)功能。