ZHCSU60A May 2023 – January 2024 PCMD3180-Q1
PRODUCTION DATA
該寄存器是時鐘源配置寄存器。
| 7 | 6 | 5 | 4 | 3 | 2 | 1 | 0 |
| DIS_PLL_SLV_CLK_SRC | MCLK_FREQ_SEL_MODE | MCLK_RATIO_SEL[2:0] | Reserved | ||||
| R/W-0h | R/W-0h | R/W-2h | R-0h | ||||
| 位 | 字段 | 類型 | 復位 | 說明 |
|---|---|---|---|---|
| 7 | DIS_PLL_SLV_CLK_SRC | R/W | 0h | 當器件配置為在目標模式的自動時鐘配置中禁用 PLL 時的音頻根時鐘源設置 (AUTO_MODE_PLL_DIS = 1)。 0d = BCLK 用作音頻根時鐘源 1d = MCLK（GPIO 或 GPIx）用作音頻根時鐘源（MCLK 與 FSYNC 之比視 MCLK_RATIO_SEL 設置而定） |
| 6 | MCLK_FREQ_SEL_MODE | R/W | 0h | 控制器模式 MCLK（GPIO 或 GPIx）頻率選擇模式（當器件處于自動時鐘配置時有效）。 0d = MCLK 頻率基于 MCLK_FREQ_SEL (P0_R19) 配置 1d = MCLK 頻率在 MCLK_RATIO_SEL (P0_R22) 配置中指定為 FSYNC 的倍數 |
| 5-3 | MCLK_RATIO_SEL[2:0] | R/W | 2h | 這些位為控制器模式或當 MCLK 在目標模式下用作音頻根時鐘源時選擇 MCLK（GPIO 或 GPIx）與 FSYNC 之比。 0d = 比率為 64 1d = 比率為 256 2d = 比率為 384 3d = 比率為 512 4d = 比率為 768 5d = 比率為 1024 6d = 比率為 1536 7d = 比率為 2304 |
| 2-0 | 保留 | R | 0h | 保留 |