ZHCSQ64 October 2023 LMK04714-Q1
PRODUCTION DATA
頻率規劃是指為輸出合理分配頻率以實現雜散最小化。雜散隨輸出頻率、輸出格式和輸出分配而變化。雜散可以從一個輸出直接耦合到下一個輸出，也可以由混合產物引起。例如，如果一個輸出為 3GHz，另一個輸出為 750MHz，則可以看到通過 3GHz 輸出耦合的 750MHz 雜散。在某些情況下，還可能在兩個頻率的最大公約數頻率（本例中為 250MHz）處出現雜散。無論哪種情況，選擇將 3GHz 和 750MHz 頻率分配給哪個輸出都會對雜散產生影響。
| Factor（降額系數） | 通用指南和提示 |
|---|---|
| 輸出頻率 | 在某種程度上，較高的頻率往往會更強地耦合到其他輸出，但旁路會影響這一點。 |
| 輸出格式 | 更強的信號和單端信號往往會更強地耦合到其他輸出。LVDS 的耦合往往也弱于 LVPECL。對于 LVCMOS，請考慮使用輸出的兩側，一側與另一側反相（正常/反相）以最大限度減少串擾。 |
| 向輸出分配頻率 （頻率規劃） | 物理距離更近且共用同一電源的輸出往往會產生更強的串擾。輸出可由電源按照以下方式進行分組：時鐘組 0：（CLK0、CLK1、CLK12、CLK13），時鐘組 1：（CLK2、CLK3），時鐘組 2（CLK4、CLK5、CLK6、CLK7），時鐘組 3（CLK8、CLK9、CLK10、CLK11）。使用頻率規劃盡可能降低給最關鍵輸出帶來的雜散電平。 |
頻率規劃涉及試錯，但在規劃時有一些策略。嘗試確保將相同的頻率放置在串擾最強的輸出上，并將不同的頻率放置在串擾較弱的輸出上
| CLK0、CLK1 | CLK2、CLK3 | CLK4、CLK5 | CLK6、CLK7 | CLK8、CLK9 | CLK10、CLK11 | CLK12、CLK13 | |||||||
| CLK0、CLK1 | 不適用 | M | L | L | L | M | H | ||||||
| CLK2、CLK3 | M | 不適用 | M | L | L | M | M | ||||||
| CLK4、CLK5 | L | M | 不適用 | H | L | M | M | ||||||
| CLK6、CLK7 | L | L | H | 不適用 | L | M | M | ||||||
| CLK8、CLK9 | L | L | L | L | 不適用 | H | M | ||||||
| CLK10、CLK11 | M | M | M | M | H | 不適用 | H | ||||||
| CLK12、CLK13 | H | M | M | M | M | H | 不適用 | ||||||
L = 低串擾，M = 中等串擾，H = 高串擾