ZHCSQ64 October 2023 LMK04714-Q1
PRODUCTION DATA
- 1
- 1 特性
- 2 應(yīng)用
- 3 說明
- 4 修訂歷史記錄
- 5 引腳配置和功能
- 6 規(guī)格
- 7 參數(shù)測量信息
-
8 詳細(xì)說明
- 8.1 概述
- 8.2 功能方框圖
- 8.3 特性說明
- 8.4 器件功能模式
- 8.5 編程
- 8.6
寄存器映射
- 8.6.1 用于器件編程的寄存器映射
- 8.6.2
器件寄存器說明
- 8.6.2.1 系統(tǒng)功能
- 8.6.2.2
（0x100 至 0x137）器件時(shí)鐘和 SYSREF 時(shí)鐘輸出控制
- 8.6.2.2.1 DCLKX_Y_DIV
- 8.6.2.2.2 DCLKX_Y_DDLY
- 8.6.2.2.3 CLKoutX_Y_PD、CLKoutX_Y_ODL、CLKoutX_Y_IDL、DCLKX_Y_DDLY_PD、DCLKX_Y_DDLY[9:8]、DCLKX_Y_DIV[9:8]
- 8.6.2.2.4 CLKoutX_SRC_MUX、DCLKX_Y_PD、DCLKX_Y_BYP、DCLKX_Y_DCC、DCLKX_Y_POL、DCLKX_Y_HS
- 8.6.2.2.5 CLKoutY_SRC_MUX、SCLKX_Y_PD、SCLKX_Y_DIS_MODE、SCLKX_Y_POL、SCLKX_Y_HS
- 8.6.2.2.6 SCLKX_Y_ADLY_EN、SCLKX_Y_ADLY
- 8.6.2.2.7 SCLKX_Y_DDLY
- 8.6.2.2.8 CLKoutY_FMT、CLKoutX_FMT
- 8.6.2.3
SYSREF、SYNC 和器件配置
- 8.6.2.3.1 VCO_MUX、OSCout_MUX、OSCout_FMT
- 8.6.2.3.2 SYSREF_REQ_EN、SYNC_BYPASS、SYSREF_MUX
- 8.6.2.3.3 SYSREF_DIV
- 8.6.2.3.4 SYSREF_DDLY
- 8.6.2.3.5 SYSREF_PULSE_CNT
- 8.6.2.3.6 PLL2_RCLK_MUX、PLL2_NCLK_MUX、PLL1_NCLK_MUX、FB_MUX、FB_MUX_EN
- 8.6.2.3.7 PLL1_PD、VCO_LDO_PD、VCO_PD、OSCin_PD、SYSREF_GBL_PD、SYSREF_PD、SYSREF_DDLY_PD、SYSREF_PLSR_PD
- 8.6.2.3.8 DDLYdSYSREF_EN、DDLYdX_EN
- 8.6.2.3.9 DDLYd_STEP_CNT
- 8.6.2.3.10 SYSREF_CLR、SYNC_1SHOT_EN、SYNC_POL、SYNC_EN、SYNC_PLL2_DLD、SYNC_PLL1_DLD、SYNC_MODE
- 8.6.2.3.11 SYNC_DISSYSREF、SYNC_DISX
- 8.6.2.3.12 PLL1R_SYNC_EN、PLL1R_SYNC_SRC、PLL2R_SYNC_EN、FIN0_DIV2_EN、FIN0_INPUT_TYPE
- 8.6.2.4
(0x146 - 0x149) CLKIN 控制
- 8.6.2.4.1 CLKin_SEL_PIN_EN、CLKin_SEL_PIN_POL、CLKin2_EN、CLKin1_EN、CLKin0_EN、CLKin2_TYPE、CLKin1_TYPE、CLKin0_TYPE
- 8.6.2.4.2 CLKin_SEL_AUTO_REVERT_EN、CLKin_SEL_AUTO_EN、CLKin_SEL_MANUAL、CLKin1_DEMUX、CLKin0_DEMUX
- 8.6.2.4.3 CLKin_SEL0_MUX、CLKin_SEL0_TYPE
- 8.6.2.4.4 SDIO_RDBK_TYPE、CLKin_SEL1_MUX、CLKin_SEL1_TYPE
- 8.6.2.5 RESET_MUX、RESET_TYPE
- 8.6.2.6
(0x14B - 0x152) 保持
- 8.6.2.6.1 LOS_TIMEOUT、LOS_EN、TRACK_EN、HOLDOVER_FORCE、MAN_DAC_EN、MAN_DAC[9:8]
- 8.6.2.6.2 MAN_DAC
- 8.6.2.6.3 DAC_TRIP_LOW
- 8.6.2.6.4 DAC_CLK_MULT、DAC_TRIP_HIGH
- 8.6.2.6.5 DAC_CLK_CNTR
- 8.6.2.6.6 CLKin_OVERRIDE、HOLDOVER_EXIT_MODE、HOLDOVER_PLL1_DET、LOS_EXTERNAL_INPUT、HOLDOVER_VTUNE_DET、CLKin_SWITCH_CP_TRI、HOLDOVER_EN
- 8.6.2.6.7 HOLDOVER_DLD_CNT
- 8.6.2.7 (0x153 - 0x15F) PLL1 配置
- 8.6.2.8 (0x160 - 0x16E) PLL2 配置
- 8.6.2.9 (0x16F - 0x555) 其他寄存器
- 9 應(yīng)用和實(shí)施
- 10器件和文檔支持
- 11機(jī)械、封裝和可訂購信息
封裝選項(xiàng)
機(jī)械數(shù)據(jù) (封裝 | 引腳)
- PAP|64
散熱焊盤機(jī)械數(shù)據(jù) (封裝 | 引腳)
- PAP|64
訂購信息
8.3.4.1 固定數(shù)字延遲
使用固定數(shù)字延遲
固定數(shù)字延遲值在同步事件后對時(shí)鐘輸出生效。因此，在同步事件期間，輸出將保持低電平狀態(tài)一段時(shí)間。對于在應(yīng)用程序運(yùn)行期間調(diào)整數(shù)字延遲時(shí)不能接受時(shí)鐘中斷的應(yīng)用程序，可以使用動(dòng)態(tài)數(shù)字延遲來調(diào)整相位。
盡管分頻值小于 8 時(shí)有一些特殊行為，但表 8-4 展示了一種已知的有效方法來獲得所需的延遲。請注意，延遲移位僅在 DCLKOUTX_Y_DLY = 15 時(shí)有效。一般方法是設(shè)置固定延遲，然后使用動(dòng)態(tài)延遲進(jìn)行適當(dāng)?shù)恼{(diào)整。盡管將所有固定延遲設(shè)置為 15 不是必需的設(shè)置，但這樣做可以簡化計(jì)算，即使對于不需要特殊處理的通道也是如此。當(dāng)分頻值小于 8 時(shí)，通過分頻值也可以調(diào)整起始位置。
根據(jù)方程式 1 來計(jì)算總延遲：
根據(jù)方程式 2 來計(jì)算 DynamicDelay (DDLYd_STEP_CNT)：
| 分頻值 | 延遲移位 | 特殊處理 |
|---|---|---|
| 2 | +1 | 對于每個(gè)需要特殊處理的通道：
|
| 3 | +1 | |
| 4 | 0 | |
| 5 | +3 | |
| 6 | -1 | |
| 7 | 0 | |
| ≥ 8 | 0 | 無 |
固定數(shù)字延遲示例
請考慮表 8-5 中所示的以下示例。此示例在 2949.12MHz 下使用內(nèi)部 VCO。要進(jìn)行此設(shè)置，請執(zhí)行以下操作：
- 對分頻值進(jìn)行編程。
- DCLK0_1_DIV = 8、_DCLK2_3_1_DIV = 8、DCLK4_5_1_DIV = 2、DCLK6_7_1_DIV = 2、_DCLK8_9_1_DIV = 4、_DCLK10_11_1_DIV = 6、_DCLK12_13_1_DIV = 5
- 對固定延遲設(shè)置進(jìn)行編程。
- DCLK0_1_DDLY = 8（由于 8 是最小固定延遲，因此該值將用作所需的零延遲的基準(zhǔn)點(diǎn)。）
- DCLK2_3_1_DDLY = 8（比 CLKOUT0 延遲一個(gè)周期）
- 、DCLK4_5_1_DDLY = 15、DCLK6_7_1_DDLY = 15、DCLK8_9_DDLY = 15、DCLK10_11_DDLY = 15、DCLK12_13_DDLY = 15（將所有這些設(shè)置為 15 的原因是分頻值小于 8）
- 發(fā)出同步脈沖
- 寫入 SYNC_DIS0 = 0、SYNC_DIS2 = 0、SYNC_DIS4 = 0、SYNC_DIS6 = 0、SYNC_DIS8 = 0、SYNC_DIS10 = 0
- 發(fā)出同步脈沖或切換 SYNC_POL 位
- 執(zhí)行動(dòng)態(tài)數(shù)字延遲
- 關(guān)閉除 CLKOUT6 和 CLKOUT 8 之外的所有動(dòng)態(tài)數(shù)字延遲
- DCLK0_1_DDLY_PD = DCLK2_3_DDLY_PD = DCLK4_5_DDLY_PD = DCLK10_11_DDLY_PD = DCLK12_13_DDLY_PD = 1
- CLKOUT4 和 CLKOUT10 不需要數(shù)字延遲，因?yàn)橐幊痰挠?jì)算值為零。
- CLKOUT0 和 CLKOUT2 不需要?jiǎng)討B(tài)數(shù)字延遲，因?yàn)樗鼈兊姆诸l值為 8 或更大。
- DCLK6_7_DDLY_PD = 0
- DCLK8_9_DDLY_PD = 0
- CLKOUT6：
- 寫入 DDLYd6_EN = 1、DDLYd8_EN = 0
- 寫入 DDLY_STEP_CNT = 1 以激活動(dòng)態(tài)數(shù)字延遲
- CLKOUT8：
- 寫入 DDLYd6_EN = 0、DDLYd8_EN = 1
- 寫入 DDLY_STEP_CNT = 3 以激活動(dòng)態(tài)數(shù)字延遲
- 關(guān)閉除 CLKOUT6 和 CLKOUT 8 之外的所有動(dòng)態(tài)數(shù)字延遲
| 輸出 | 頻率 | 所需延遲 | 分頻值和固定延遲 | 動(dòng)態(tài)延遲 |
|---|---|---|---|---|
| CLKOUT0 | 368.84MHz | 無 (8) |
DCLK0_1_DIV = 8 DCLK0_1_DDLY = 8 |
DCLK0_1_DDLY_PD = 1 無需特殊處理。 |
| CLKOUT2 | 368.84MHz | 1 個(gè) VCO 周期 (9) |
DCLK2_3_DIV = 8 DCLK2_3_DDLY = 8 + 1 = 9 |
DCLK0_1_DDLY_PD = 1 無需特殊處理 |
| CLKOUT4 | 1474.56MHz | 無 (8) |
DCLK4_5_DIV = 2 DCLK4_5_DDLY = 15 |
DCLK4_5_DDLY_PD = 1 無動(dòng)態(tài)延遲，因?yàn)?(8 – 15 – 1) % 2 = 0 |
| CLKOUT6 | 1474.56MHz | 1 個(gè) VCO 周期 (9) |
DCLK6_7_DIV = 2 DCLK6_7_DDLY = 15 |
DCLK6_7_DDLY_PD = 0 DDLYd6_EN = 1,0 DDLYd_STEP_CNT = (9 – 15 – 1) % 2 = 1 |
| CLKOUT8 | 737.28MHz | 2 個(gè) VCO 周期 (10) |
DCLK8_9_DIV = 4 DCLK8_9_DDLY = 15 |
DCLK8_9_DDLY_PD = 0 DDLYd8_EN = 0,1 DDLYd_STEP_CNT=(10 – 15 – 0) % 4 = 3 |
| CLKOUT10 | 491.52MHz | 無 (8) |
DCLK10_11_DIV = 6 DCLK10_11_DDLY = 15 |
DCLK10_11_DDLY_PD = 1 無動(dòng)態(tài)延遲，因?yàn)?(8 –15 – (–1)) % 6 = 0 |
| CLKOUT12 | 589.824MHz | 無 (8) |
DCLK12_13_DIV = 5 DCLK12_13_DDLY = 15 |
DCLK12_13_DDLY_PD=1 無動(dòng)態(tài)延遲，因?yàn)?(8 – 15 – 3) % 5 = 0 |
圖 8-4 固定數(shù)字延遲示例