ZHCSQ64 October 2023 LMK04714-Q1
PRODUCTION DATA
SYSREF 分頻器包括一個數字延遲塊,此延遲塊允許相對于器件時鐘的全局相移。
每個時鐘輸出對包括一個本地 SYSREF 模擬和數字延遲,用于對每個 SYSREF 時鐘進行獨特的相位調整。
本地模擬延遲可以實現大約 21ps 的步進調整。開啟模擬延遲會在時鐘路徑中增加額外 124ps 的延遲。數字延遲步長最多可以縮短到時鐘分配路徑周期的一半。例如,3.2GHz VCO 頻率可產生 156.25ps 步長。
本地數字延遲和半步進讓 SYSREF 輸出可以從 1.5 個時鐘分配路徑周期延遲到 11 個時鐘分配路徑周期。