ZHCSQ64 October 2023 LMK04714-Q1
PRODUCTION DATA
雙環(huán)路 PLL 架構(gòu)可在很寬的輸出頻率和相位噪聲集成帶寬范圍內(nèi)提供超低抖動(dòng)性能。第一級(jí) PLL (PLL1) 由外部參考時(shí)鐘驅(qū)動(dòng)，使用外部 VCXO 為第二級(jí)倍頻 PLL (PLL2) 提供頻率精確、低相位噪聲的參考時(shí)鐘。
PLL1 通常使用窄環(huán)路帶寬（通常為 10Hz 至 200Hz）來保持參考時(shí)鐘輸入信號(hào)的頻率精度，同時(shí)抑制參考時(shí)鐘可能沿其路徑或從其他電路累積的較高失調(diào)電壓頻率相位噪聲。這個(gè)經(jīng)過清理的參考時(shí)鐘為 PLL2 提供了參考輸入。
提供給 PLL2 的低相位噪聲參考允許 PLL2 在寬環(huán)路帶寬（通常為 50kHz 至 200kHz）下運(yùn)行。選擇 PLL2 的環(huán)路帶寬是為了利用內(nèi)部 VCO 卓越的高失調(diào)電壓頻率相位噪聲曲線和參考 VCXO 良好的低失調(diào)電壓頻率相位噪聲。
超低抖動(dòng)是通過允許外部 VCXO 的相位噪聲在低失調(diào)電壓頻率下控制最終輸出相位噪聲，并讓內(nèi)部 VCO 的相位噪聲在高失調(diào)電壓頻率下控制最終輸出相位噪聲來實(shí)現(xiàn)的。這會(huì)產(chǎn)生出色的整體相位噪聲和抖動(dòng)性能。