ZHCSQ64 October 2023 LMK04714-Q1
PRODUCTION DATA
- 1
- 1 特性
- 2 應(yīng)用
- 3 說明
- 4 修訂歷史記錄
- 5 引腳配置和功能
- 6 規(guī)格
- 7 參數(shù)測量信息
-
8 詳細說明
- 8.1 概述
- 8.2 功能方框圖
- 8.3 特性說明
- 8.4 器件功能模式
- 8.5 編程
- 8.6
寄存器映射
- 8.6.1 用于器件編程的寄存器映射
- 8.6.2
器件寄存器說明
- 8.6.2.1 系統(tǒng)功能
- 8.6.2.2
（0x100 至 0x137）器件時鐘和 SYSREF 時鐘輸出控制
- 8.6.2.2.1 DCLKX_Y_DIV
- 8.6.2.2.2 DCLKX_Y_DDLY
- 8.6.2.2.3 CLKoutX_Y_PD、CLKoutX_Y_ODL、CLKoutX_Y_IDL、DCLKX_Y_DDLY_PD、DCLKX_Y_DDLY[9:8]、DCLKX_Y_DIV[9:8]
- 8.6.2.2.4 CLKoutX_SRC_MUX、DCLKX_Y_PD、DCLKX_Y_BYP、DCLKX_Y_DCC、DCLKX_Y_POL、DCLKX_Y_HS
- 8.6.2.2.5 CLKoutY_SRC_MUX、SCLKX_Y_PD、SCLKX_Y_DIS_MODE、SCLKX_Y_POL、SCLKX_Y_HS
- 8.6.2.2.6 SCLKX_Y_ADLY_EN、SCLKX_Y_ADLY
- 8.6.2.2.7 SCLKX_Y_DDLY
- 8.6.2.2.8 CLKoutY_FMT、CLKoutX_FMT
- 8.6.2.3
SYSREF、SYNC 和器件配置
- 8.6.2.3.1 VCO_MUX、OSCout_MUX、OSCout_FMT
- 8.6.2.3.2 SYSREF_REQ_EN、SYNC_BYPASS、SYSREF_MUX
- 8.6.2.3.3 SYSREF_DIV
- 8.6.2.3.4 SYSREF_DDLY
- 8.6.2.3.5 SYSREF_PULSE_CNT
- 8.6.2.3.6 PLL2_RCLK_MUX、PLL2_NCLK_MUX、PLL1_NCLK_MUX、FB_MUX、FB_MUX_EN
- 8.6.2.3.7 PLL1_PD、VCO_LDO_PD、VCO_PD、OSCin_PD、SYSREF_GBL_PD、SYSREF_PD、SYSREF_DDLY_PD、SYSREF_PLSR_PD
- 8.6.2.3.8 DDLYdSYSREF_EN、DDLYdX_EN
- 8.6.2.3.9 DDLYd_STEP_CNT
- 8.6.2.3.10 SYSREF_CLR、SYNC_1SHOT_EN、SYNC_POL、SYNC_EN、SYNC_PLL2_DLD、SYNC_PLL1_DLD、SYNC_MODE
- 8.6.2.3.11 SYNC_DISSYSREF、SYNC_DISX
- 8.6.2.3.12 PLL1R_SYNC_EN、PLL1R_SYNC_SRC、PLL2R_SYNC_EN、FIN0_DIV2_EN、FIN0_INPUT_TYPE
- 8.6.2.4
(0x146 - 0x149) CLKIN 控制
- 8.6.2.4.1 CLKin_SEL_PIN_EN、CLKin_SEL_PIN_POL、CLKin2_EN、CLKin1_EN、CLKin0_EN、CLKin2_TYPE、CLKin1_TYPE、CLKin0_TYPE
- 8.6.2.4.2 CLKin_SEL_AUTO_REVERT_EN、CLKin_SEL_AUTO_EN、CLKin_SEL_MANUAL、CLKin1_DEMUX、CLKin0_DEMUX
- 8.6.2.4.3 CLKin_SEL0_MUX、CLKin_SEL0_TYPE
- 8.6.2.4.4 SDIO_RDBK_TYPE、CLKin_SEL1_MUX、CLKin_SEL1_TYPE
- 8.6.2.5 RESET_MUX、RESET_TYPE
- 8.6.2.6
(0x14B - 0x152) 保持
- 8.6.2.6.1 LOS_TIMEOUT、LOS_EN、TRACK_EN、HOLDOVER_FORCE、MAN_DAC_EN、MAN_DAC[9:8]
- 8.6.2.6.2 MAN_DAC
- 8.6.2.6.3 DAC_TRIP_LOW
- 8.6.2.6.4 DAC_CLK_MULT、DAC_TRIP_HIGH
- 8.6.2.6.5 DAC_CLK_CNTR
- 8.6.2.6.6 CLKin_OVERRIDE、HOLDOVER_EXIT_MODE、HOLDOVER_PLL1_DET、LOS_EXTERNAL_INPUT、HOLDOVER_VTUNE_DET、CLKin_SWITCH_CP_TRI、HOLDOVER_EN
- 8.6.2.6.7 HOLDOVER_DLD_CNT
- 8.6.2.7 (0x153 - 0x15F) PLL1 配置
- 8.6.2.8 (0x160 - 0x16E) PLL2 配置
- 8.6.2.9 (0x16F - 0x555) 其他寄存器
- 9 應(yīng)用和實施
- 10器件和文檔支持
- 11機械、封裝和可訂購信息
封裝選項
機械數(shù)據(jù) (封裝 | 引腳)
- PAP|64
散熱焊盤機械數(shù)據(jù) (封裝 | 引腳)
- PAP|64
訂購信息
8.3.5 SYSREF 與器件時鐘對齊
為了確保 JESD204B/C 正常運行，必須調(diào)整 SYSREF 和器件時鐘之間的時序關(guān)系，以便獲得出色的建立時間和保持時間，如圖 8-6 所示。為了在 SYSREF 和器件時鐘之間提供所需的建立時間和保持時間，可以調(diào)整全局 SYSREF 數(shù)字延遲 (SYSREF_DDLY)、本地 SYSREF 數(shù)字延遲 (SCLKX_Y_DDLY)、本地 SYSREF 半步進 (SCLKX_Y_HS) 和本地 SYSREF 模擬延遲（SCLKX_Y_ADLY、SCLK2_3_ADLY_EN）。還可以調(diào)整器件時鐘數(shù)字延遲 (DCLKX_Y_DDLY) 和半步進（DCLK0_1_HS、DCLK0_1_DCC），以便相對于 SYSREF 調(diào)整相位。
圖 8-6 SYSREF 與器件時鐘時序?qū)R時鐘與 SYSREF 之間的延遲是這些路徑的延遲之間的差異。
| 變量/字段 | 備注 | 示例（fVCO = 2.5GHz，分頻值 = 6） |
|---|---|---|
|
ClockFixedDelay (DCLKX_Y_DDLY) |
ClockFixedDelay = 6000ps (DCLK0_1_DDLY = 15) |
|
|
ClockFixedDelayCorrection |
分頻值小于 8 時的校正值。
|
ClockFixedDelayCorrection = –400ps （–1 個 VCO 周期） |
| ClockDutyCycleCorrect (DCLKX_Y_DCC) |
如果啟用，則添加一個 VCO 周期 |
ClockDutyCycleCorrect = 400 (DCLKX_Y_DCC = 1) |
|
ClockDynamicDelay (dDLY_STEP_CNT) |
ClockDynamicDelay 是對 dDLY_STEP_CNT 進行編程的累積效果。如果通道的動態(tài)延遲為禁用狀態(tài)，則該值為零 | ClockDynamicDigitalDelay = 0 (DDLYd0_EN = 0) |
| ClockHalfStep (DCLKX_Y_HS) |
如果啟用，這將是 VCO 周期的 ? |
ClockHalfStep = 200 (DCLKX_Y_DCC = 1) |
| SysrefGlobalDelay (SYSREF_DDLY) |
SYSREF_DDLY≥8 才能確保正常運行 |
SysRefGlobalDelay = 4800ps (SYSREF_DDLY = 12) |
| SysrefFixedDelay (SCLKX_Y_DDLY) |
這是延遲代表的周期數(shù) | SysrefFixedDelay = 2 × 400 = 800ps (SCLK0_1_DDLY = 1) |
|
SysrefHalfStep (SCLKX_Y_HS) |
SYSREF 的半步不是確切的半步，而是少了大約 60ps。 |
SysrefHalfStep = 200 – 60 = 140ps (SCLK0_1_HS = 1) |
|
SysrefAnalogDelay (SCLKX_Y_ADLY) |
這是模擬延遲的指定值（以 ps 為單位） |
SysrefAnalogDelay = 230ps (SCLK0_1_ADLY = 5) |
| TotalClockDelay = 6000 + (–400) + 400 – 200 + 0 = 5800ps | ||
| TotalSysrefDelay = 80 + 400 + 4800 + 800 – 140 + 230 = 6170 ps | ||
| Clock to SYSREF Delay = 6170 – 5800 = 370ps | ||