ZHCSQ64 October 2023 LMK04714-Q1
PRODUCTION DATA
- 1
- 1 特性
- 2 應用
- 3 說明
- 4 修訂歷史記錄
- 5 引腳配置和功能
- 6 規格
- 7 參數測量信息
-
8 詳細說明
- 8.1 概述
- 8.2 功能方框圖
- 8.3 特性說明
- 8.4 器件功能模式
- 8.5 編程
- 8.6
寄存器映射
- 8.6.1 用于器件編程的寄存器映射
- 8.6.2
器件寄存器說明
- 8.6.2.1 系統功能
- 8.6.2.2
（0x100 至 0x137）器件時鐘和 SYSREF 時鐘輸出控制
- 8.6.2.2.1 DCLKX_Y_DIV
- 8.6.2.2.2 DCLKX_Y_DDLY
- 8.6.2.2.3 CLKoutX_Y_PD、CLKoutX_Y_ODL、CLKoutX_Y_IDL、DCLKX_Y_DDLY_PD、DCLKX_Y_DDLY[9:8]、DCLKX_Y_DIV[9:8]
- 8.6.2.2.4 CLKoutX_SRC_MUX、DCLKX_Y_PD、DCLKX_Y_BYP、DCLKX_Y_DCC、DCLKX_Y_POL、DCLKX_Y_HS
- 8.6.2.2.5 CLKoutY_SRC_MUX、SCLKX_Y_PD、SCLKX_Y_DIS_MODE、SCLKX_Y_POL、SCLKX_Y_HS
- 8.6.2.2.6 SCLKX_Y_ADLY_EN、SCLKX_Y_ADLY
- 8.6.2.2.7 SCLKX_Y_DDLY
- 8.6.2.2.8 CLKoutY_FMT、CLKoutX_FMT
- 8.6.2.3
SYSREF、SYNC 和器件配置
- 8.6.2.3.1 VCO_MUX、OSCout_MUX、OSCout_FMT
- 8.6.2.3.2 SYSREF_REQ_EN、SYNC_BYPASS、SYSREF_MUX
- 8.6.2.3.3 SYSREF_DIV
- 8.6.2.3.4 SYSREF_DDLY
- 8.6.2.3.5 SYSREF_PULSE_CNT
- 8.6.2.3.6 PLL2_RCLK_MUX、PLL2_NCLK_MUX、PLL1_NCLK_MUX、FB_MUX、FB_MUX_EN
- 8.6.2.3.7 PLL1_PD、VCO_LDO_PD、VCO_PD、OSCin_PD、SYSREF_GBL_PD、SYSREF_PD、SYSREF_DDLY_PD、SYSREF_PLSR_PD
- 8.6.2.3.8 DDLYdSYSREF_EN、DDLYdX_EN
- 8.6.2.3.9 DDLYd_STEP_CNT
- 8.6.2.3.10 SYSREF_CLR、SYNC_1SHOT_EN、SYNC_POL、SYNC_EN、SYNC_PLL2_DLD、SYNC_PLL1_DLD、SYNC_MODE
- 8.6.2.3.11 SYNC_DISSYSREF、SYNC_DISX
- 8.6.2.3.12 PLL1R_SYNC_EN、PLL1R_SYNC_SRC、PLL2R_SYNC_EN、FIN0_DIV2_EN、FIN0_INPUT_TYPE
- 8.6.2.4
(0x146 - 0x149) CLKIN 控制
- 8.6.2.4.1 CLKin_SEL_PIN_EN、CLKin_SEL_PIN_POL、CLKin2_EN、CLKin1_EN、CLKin0_EN、CLKin2_TYPE、CLKin1_TYPE、CLKin0_TYPE
- 8.6.2.4.2 CLKin_SEL_AUTO_REVERT_EN、CLKin_SEL_AUTO_EN、CLKin_SEL_MANUAL、CLKin1_DEMUX、CLKin0_DEMUX
- 8.6.2.4.3 CLKin_SEL0_MUX、CLKin_SEL0_TYPE
- 8.6.2.4.4 SDIO_RDBK_TYPE、CLKin_SEL1_MUX、CLKin_SEL1_TYPE
- 8.6.2.5 RESET_MUX、RESET_TYPE
- 8.6.2.6
(0x14B - 0x152) 保持
- 8.6.2.6.1 LOS_TIMEOUT、LOS_EN、TRACK_EN、HOLDOVER_FORCE、MAN_DAC_EN、MAN_DAC[9:8]
- 8.6.2.6.2 MAN_DAC
- 8.6.2.6.3 DAC_TRIP_LOW
- 8.6.2.6.4 DAC_CLK_MULT、DAC_TRIP_HIGH
- 8.6.2.6.5 DAC_CLK_CNTR
- 8.6.2.6.6 CLKin_OVERRIDE、HOLDOVER_EXIT_MODE、HOLDOVER_PLL1_DET、LOS_EXTERNAL_INPUT、HOLDOVER_VTUNE_DET、CLKin_SWITCH_CP_TRI、HOLDOVER_EN
- 8.6.2.6.7 HOLDOVER_DLD_CNT
- 8.6.2.7 (0x153 - 0x15F) PLL1 配置
- 8.6.2.8 (0x160 - 0x16E) PLL2 配置
- 8.6.2.9 (0x16F - 0x555) 其他寄存器
- 9 應用和實施
- 10器件和文檔支持
- 11機械、封裝和可訂購信息
8.3.4.3 單個和多個動態數字延遲示例
在此示例中，對器件時鐘進行了兩次單獨的調整。在第一次調整中，在 CLKOUT2 和 CLKOUT0 之間發生時長為一個 VCO 周期的單個延遲。在第二次調整中，在 CLKOUT2 和 CLKOUT0 之間發生時長為一個 VCO 周期的兩個延遲。這個例子中，CLKOUT2 此時比 CLKOUT0 延遲了三個 VCO 周期。
假設器件已具有以下初始配置：
- VCO 頻率：2949.12 MHz
- CLKOUT0 = 368.64MHz，DCLK0_1_DIV = 8
- CLKOUT2 = 368.64MHz，DCLK2_3_DIV = 8
以下步驟說明了上面的示例：
- 設置 DCLK2_3_DDLY = 4。CLKOUT2 延遲的第一部分。
- 設置 DCLK2_3_DDLY_PD = 0。為 CLKOUT2 啟用數字延遲。
- 設置 DDLYd0_EN = 0 和 DDLYd2_EN = 1。為 CLKOUT2 啟用動態數字延遲，但不為 CLKOUT0 啟用。
- 設置 DDLYd_STEP_CNT = 1。這將開始第一次調整。
在步驟 4 之前，CLKOUT2 時鐘邊沿與 CLKOUT0 對齊。
在步驟 4 之后，CLKOUT2 將九個時鐘分配路徑周期計入下一個上升沿，即比分頻器值大一，從而有效地將 CLKOUT2 相對于 CLKOUT0 延遲一個 VCO 周期。這是第一次調整。
5.設置 DDLYd_STEP_CNT = 2。這將開始第二次調整。
在步驟 5 之前，將 CLKOUT2 時鐘邊沿相比于 DCLKOUT0 延遲一個時鐘分配路徑周期。
在步驟 5 之后，CLKOUT2 將九個時鐘分配路徑周期進行兩次計數，每次比分頻值大一，從而有效地將 CLKOUT2 相比于 CLKOUT0 延遲兩個時鐘分配路徑周期。這是第二次調整。
圖 8-5 單次調整和多次調整動態數字延遲示例