ZHCSQ64 October 2023 LMK04714-Q1
PRODUCTION DATA
該寄存器可以控制器件時鐘輸出的數字延遲。
| MSB | LSB |
|---|---|
| 0x0102[2:3] = DCLK0_1_DDLY[9:8] | 0x101[7:0] = DCLK0_1_DDLY[7:0] |
| 0x010A[2:3] = DCLK2_3_DDLY[9:8] | 0x109[7:0] = DCLK2_3_DDLY[7:0] |
| 0x0112[2:3] = DCLK4_5_DDLY[9:8] | 0x111[7:0] = DCLK4_5_DDLY[7:0] |
| 0x011A[2:3] = DCLK6_7_DDLY[9:8] | 0x119[7:0] = DCLK6_7_DDLY[7:0] |
| 0x0122[2:3] = DCLK8_9_DDLY[9:8] | 0x121[7:0] = DCLK8_9_DDLY[7:0] |
| 0x012A[2:3] = DCLK10_11_DDLY[9:8] | 0x129[7:0] = DCLK10_11_DDLY[7:0] |
| 0x0132[2:3] = DCLK12_13_DDLY[9:8] | 0x131[7:0] = DCLK12_13_DDLY[7:0] |
| 寄存器 | 位 | 名稱 | POR 默認值 | 說明 | |
|---|---|---|---|---|---|
| 0x102、0x10A、0x112、0x11A、0x122、0x12A、0x132 | 2:3 | DCLKX_Y_DDLY[9:8] | 10 (0x0A) | 在 SYNC 之后生效的靜態數字延遲。 | |
| 0x101、0x109、0x111、0x119、0x121、0x129、0x131 | 7:0 | DCLKX_Y_DDLY[7:0] | |||
| 字段值 | 延遲值 | ||||
| 0 (0x00) | 保留 | ||||
| 1 (0x01) | 保留 | ||||
| ... | ... | ||||
| 7 (0x07) | 保留 | ||||
| 8 (0x08) | 8 | ||||
| 9 (0x09) | 9 | ||||
| ... | ... | ||||
| 1022 (0x3FE) | 1022 | ||||
| 1023 (0x3FF) | 1023 | ||||
根據 DCLK 分頻值，可能需要調整相位延遲。表 8-25 說明了不同分頻值對最終數字延遲的影響。
| 分頻值 | 數字延遲調整 |
|---|---|
| 2、3 | –2(1) |
| 4、7 至 1023 | 0 |
| 5 | +2 |
| 6 | +1 |
例如，表 8-26 顯示一個系統中的時鐘輸出具有分頻值 /2、/4、/5 和 /6 以共享公共沿。
| 分頻值 | 已編程的 DDLY | 實際 DDLY |
|---|---|---|
| 2 | 13 | 11 |
| 4 | 11 | 11 |
| 5 | 8 | 11 |
| 6 | 10 | 11 |