ZHCSRW1E February 2023 – November 2025 AM69 , AM69A
PRODUCTION DATA
| 模式 | OSPI_PHY_CONFIGURATION_REG 位字段 |
OSPI0 | OSPI1 |
|---|---|---|---|
| 延遲值 | |||
| 發送 | |||
| 1.8V | PHY_CONFIG_TX_DLL_DELAY_FLD | 0x54 | 0x54 |
| 3.3V | PHY_CONFIG_TX_DLL_DELAY_FLD | 0x55 | 0x5C |
| RECEIVE | |||
| 1.8V,DQS | PHY_CONFIG_RX_DLL_DELAY_FLD | 0x23 | 0x29 |
| 3.3V,DQS | PHY_CONFIG_RX_DLL_DELAY_FLD | 0x47 | 0x42 |
| 所有其他模式 | PHY_CONFIG_RX_DLL_DELAY_FLD | 0x0 | 0x0 |
| 編號 | 參數 | 說明 | 模式 | 最小值 | 最大值 | 單位 |
|---|---|---|---|---|---|---|
| O15 | tsu(D-LBCLK) | 建立時間,在有效 LBCLK (DQS) 邊沿之前 D[i:0] 有效(1) | 1.8V,外部電路板環回 | 0.52 | ns | |
| 3.3V,外部電路板環回 | 1.97 | ns | ||||
| O16 | th(LBCLK-D) | 保持時間,在有效 LBCLK (DQS) 邊沿之后 D[i:0] 有效(1) | 1.8V,外部電路板環回 | 1.24 (2) | ns | |
| 3.3V,外部電路板環回 | 1.44 (2) | ns | ||||
| O17 | tsu(D-DQS) | 建立時間,DQS 邊沿到 D[i:0] 轉換(1) | 1.8V,DQS | -0.46 | ns | |
| 3.3V,DQS | -0.66 | ns | ||||
| O18 | th(DQS-D) | 保持時間,DQS 邊沿到 D[i:0] 轉換(1) | 1.8V,DQS | 3.59 | ns | |
| 3.3V,DQS | 8.89 | ns |
圖 6-108 OSPI 時序要求 - DDR、外部環回時鐘和 DQS