ZHCSRW1D February 2023 – December 2024 AM69 , AM69A
PRODUCTION DATA
晶體電路的設計還必須使其不超過表 6-23 中定義的 OSC1 工作條件的最大并聯電容。晶體電路的并聯電容 Cshunt 是晶體并聯電容和寄生作用的組合。將晶體電路組件連接到 OSC1 的 PCB 信號引線彼此之間存在互寄生電容 CPCBXIXO,PCB 設計人員應該能夠提取這些信號引線之間的互寄生電容。器件封裝還具有互寄生電容 CXIXO,表 6-24 定義了該互寄生電容值。
PCB 布線的設計應盡量減消 XI 和 XO 信號引線之間的互電容。這通常是通過使信號引線較短并且使其不相互靠近來實現的。當布局要求這些信號靠近布線時,還可以通過在這些信號之間放置接地引線來盡可能減小互電容。在選擇晶體時,應盡量減小 PCB 上的互電容以提供盡可能大的裕度,這一點非常重要。
圖 6-31 并聯電容應選擇滿足以下公式的晶體。公式中的 CO 是晶體制造商指定的最大并聯電容。
Cshunt ≥ CO + CPCBXIXO + CXIXO
例如,當所使用的晶體為 25MHz,ESR = 30?,CPCBXIXO = 0.04pF,CXIXO = 0.01pF,晶體的并聯電容小于或等于 6.95pF 時,應滿足該公式。