ZHCSYS0A August 2025 – October 2025 ADC34RF72
PRODUCTION DATA
| 參數(shù) | 測試條件 | 最小值 | 標(biāo)稱值 | 最大值 | 單位 | |
|---|---|---|---|---|---|---|
| ADC 時序規(guī)格 | ||||||
| TAD | 孔徑延遲 | 0.15 | ns | |||
| 孔徑延遲變化 | 0.05 | ns | ||||
| TA | 孔徑抖動 | 40 | fs | |||
| CER | 誤碼率 | 1e-15 | 錯誤/樣本 | |||
| 喚醒時間 | 快速斷電（JESD 保持活動狀態(tài)）后數(shù)據(jù)有效的時間（數(shù)據(jù)表值的 SNR 在 2dB 以內(nèi)） | 5 | us | |||
| 延時：tPD + tADC | ||||||
| tPD | 傳播延遲 | 1 | ns | |||
| tADC | 從采樣瞬間到 JESD 輸出的 ADC 延時 | DDC 旁路、LMFS = 8411 | 524 | ADC 時鐘周期 | ||
| 串行編程接口（SCLK、SEN、SDIO）- 輸入 | ||||||
| fCLK(SCLK) | 串行時鐘頻率 | 1 | 50 | MHz | ||
| tS(SEN) | SEN 到 SCLK 的上升沿 | 10 | ns | |||
| tH(SEN) | 通過 SCLK 上升沿進(jìn)行 SEN | 10 | ns | |||
| tSU(SDIO) | SDIO 到 SCLK 的上升沿 | 10 | ns | |||
| tH(SDIO) | 通過 SCLK 上升沿進(jìn)行 SDIO | 10 | ns | |||
| 串行編程接口（SDIO、SDOUT）- 輸出 | ||||||
| t(OZD) | SDIO 三態(tài)到被驅(qū)動 | 10 | ns | |||
| t(ODZ) | SDIO 數(shù)據(jù)到三態(tài) | 14 | ns | |||
| t(OD) | 從 SCLK 的下降沿到 SDIO 有效 | 10 | ns | |||
| 時序：SYSREFP/N | ||||||
| ts(SYSREF) | 建立時間，SYSREFP/N 有效至 CLKP/N 上升沿 | 50 | ps | |||
| th(SYSREF) | 保持時間，SYSREFP/N 有效至 CLKP/N 上升沿 | 50 | ps | |||
| CML 串行器/解串器輸出：STX[0..7]P/N | ||||||
| fSerdes | 串行器/解串器比特率 | 4.0 | 24.75 | Gbps | ||
| RJ | 隨機抖動 | 0.45 | ps | |||
| DJ | 確定性抖動 | 12.5 | ps | |||
| TJ | 總抖動、峰峰值 | 19.7 | ps | |||