ZHCSYS0A August 2025 – October 2025 ADC34RF72
PRODUCTION DATA
時鐘輸入具有內部 100Ω 差分端接,自偏置到 VCM = 0.7V,從而啟用外部交流耦合(請參閱圖 7-7)。
內部采樣時鐘路徑設計用于大幅降低殘余相位噪聲的影響。采樣時鐘電路需要專用的低噪聲電源,以實現最佳性能。內部孔徑時鐘相位噪聲對時鐘振幅也很敏感。為了獲得最佳性能,時鐘振幅必須大于 1Vpp。
| 頻率偏移 (MHz) | 相位噪聲 (dBc/Hz) | 振幅噪聲 (dBc/Hz) |
|---|---|---|
| 0.001 | -130 | -139 |
| 0.01 | -140 | -149 |
| 0.1 | -150 | -155 |
| 1 | -155 | -159 |
可以對以下參數進行編程:
系統參數 名稱 | 尺寸 | 默認值 | 復位 | 說明 |
|---|---|---|---|---|
| ADC_CLK_FREQ_HZ | 33 | 0 | R/W | 33 位無符號數,表示采樣時鐘頻率(以 Hz 為單位)。 |