ZHCSYS0A August 2025 – October 2025 ADC34RF72
PRODUCTION DATA
7.3.6.2 JESD 輸出基準時鐘
ADC 提供了將串行器/解串器基準時鐘輸出到 FPGA 的選項（請參閱圖 7-36）。此 JESD 基準時鐘配置為串行器/解串器通道速率/(8 x k)，其中 k 可以是 4 到 255之間的任意整數。這為支持的基準時鐘頻率提供了很高的靈活性。
輸出時鐘可配置為單端 LVCMOS 或差分 LVDS。此電路默認處于關斷狀態。如果未使用，則 JESDCLKP/M 引腳保持懸空。
JESD 輸出時鐘直接源自內部串行器/解串器 PLL，不提供確定性延遲。
圖 7-36 FPGA 串行器/解串器 PLL 的 JESD 基準時鐘輸出可以使用以下參數對 JESD 時鐘輸出進行編程：
表 7-35 JESD 時鐘輸出配置編程
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系統參數名稱 | 尺寸 | 默認值 | 訪問 | 說明 |
|---|---|---|---|---|
| JESD_OUT_EN_CTRL | 1 | 0 | R/W | 使能 JESD 輸出控制。 0：JESD 輸出禁用。 1：JESD 輸出啟用。 |
| JESD_OUT_DIV0 | 8 | 0 | R/W | JESD 時鐘輸出分頻因子的位 [7:0]。 |
| JESD_OUT_DIV1 | 8 | 0 | R/W | JESD 時鐘輸出分頻因子的位 [12:8]。 |