ZHCSYS0A August 2025 – October 2025 ADC34RF72
PRODUCTION DATA
7.3.3.1 SYSREF 監測器
SYSREF 監控器通過將傳入的 SYSREF 信號與具有模擬延遲的采樣時鐘副本鎖存來將傳入的 SYSREF 信號與 ADC 采樣時鐘進行比較。鎖存輸出通過 SYSREF 處理塊在內部進行處理，最終輸出提供給用戶。鎖存的觸發器輸出用于檢查 CLK 和 SYSREF 上升沿之間是否有足夠的裕度（設置和保持時間）。如果檢測到設置和保持時間違反情況，則可以使用可編程延遲 td 來調整 SYSREF 延遲，以確保 CLK 和 SYSREF 之間有足夠的裕度來正確鎖存 SYSREF。
圖 7-10 SYSREF 檢測電路可以對以下參數進行編程：
表 7-5 SYSREF 配置編程
系統參數 名稱 | 尺寸 | 默認值 | 訪問 | 說明 |
|---|---|---|---|---|
| SYSREF_MONITOR_NUM_POLLS | 8 | 1 | R/W | 設置更新 SYSREF_MONITOR_OUT 之前要檢測的 SYSREF 上升沿數。由于每個觸發器輸出與其所有先前的輸出進行“或”運算，直到看到 SYSREF_MONITOR_NUM_POLLS SYSREF 上升沿，因此較高的 SYSREF_MONITOR_NUM_POLLS 值可用于測量 SYSREF 邊沿擴展。 1...255：更新 SYSREF_MONITOR_OUT 之前要看到的 SYSREF 上升沿數。 |
| SYSREF_MONITOR_TD_COARSE | 4 | 0 | R/W | 設置 td 塊中的粗略延遲次數 (45ps)。 |
| SYSREF_MONITOR_TD_FINE | 4 | 0 | R/W | 設置 td 塊中的精細延遲。 td_fine = (floor(SYSREF_MONITOR_TD_FINE/2)*15ps) + ((SYSREF_MONITOR_TD_FINE%2)*4ps) |
| SYSREF_MONITOR_OUT | 8 | 0 | R | SYSREF 監測輸出。位 0 對應于第一個 CLK 邊沿，位 7 對應于最后一個 CLK 邊沿。 SYSREF_MONITOR_OUT 只能處于以下狀態之一，并且可以按如下解釋： 狀態 0：一個或多個零后跟一個或多個一。SYSREF 轉換上升出現在 SYSREF 監控窗口中，檢測到設置和保持時間違反情況。SYSREF_LAT 應延遲，直到觀察到所有零或所有一。 狀態 1：全零。CLK 領先 SYSREF_LAT，并且 SYSREF_LAT 在下一個 CLK 上升沿正確鎖存。 狀態 2：全一。CLK 滯后 SYSREF_LAT，并且 SYSREF_LAT 由當前 CLK 上升沿正確鎖存。 |