ZHCSYS0A August 2025 – October 2025 ADC34RF72
PRODUCTION DATA
該器件在 DSP 輸入多路復用器之后包含一個可選的可編程 12 位小數(shù)數(shù)字延遲(請參閱圖 7-13)。有兩個獨立的數(shù)字小數(shù)延遲塊:FDF0 和 FDF1。每個 FDF 塊連接到兩個輸入流(dsp_in[1:0] 或 dsp_in[3:2]),其中每個輸入流都有一個可編程小數(shù)延遲值,即 dsp_in[1:0] 為 td00 和 td01,dsp_in[3:2] 為 td10 和 td11。FDF 塊總共輸出四個數(shù)據(jù)流 (fdf_out[3:0]),其中每個輸出流對應一個不同的小數(shù)延遲輸入流。
小數(shù)延遲是一種真正的延時時間 實現(xiàn),并在頻率范圍內(nèi)保持線性相位。小數(shù)延遲的計算公式為:
小數(shù)延遲 [采樣時鐘周期] = 延遲/4096 x TS(采樣周期)。
例如,設(shè)置為 2048 等于 ? 時鐘周期延遲,如圖 7-14 所示。幅度誤差小于 ?80dB(與所需延遲間的關(guān)系)。
小數(shù)延遲通過 SPI 寄存器寫入進行配置,編程的延遲在內(nèi)部轉(zhuǎn)換為濾波器系數(shù)。濾波器響應如圖 7-16 和圖 7-17 中所示。通帶約為奈奎斯特區(qū)域的 85%。重新編程小數(shù)延遲可能需要長達 2μs 的時間來更新濾波器系數(shù)。
可以使用以下參數(shù)對小數(shù)延遲進行編程:
|
系統(tǒng)參數(shù)名稱 | 尺寸 | 默認值 | 訪問 | 說明 |
|---|---|---|---|---|
| FDF0_DELAY_VAL_0_LSB | 8 | 0 | R/W | 小數(shù)延遲值的位 [7:0] 對應到 FDF0 的第 0 個輸入數(shù)據(jù)流。 |
| FDF0_DELAY_VAL_0_MSB | 4 | 0 | R/W | 小數(shù)延遲值的位 [11:8] 對應到 FDF0 的第 0 個輸入數(shù)據(jù)流。 |
| FDF0_DELAY_VAL_1_LSB | 8 | 0 | R/W | 小數(shù)延遲值的位 [7:0] 對應到 FDF0 的第 1 個輸入數(shù)據(jù)流。 |
| FDF0_DELAY_VAL_1_MSB | 4 | 0 | R/W | 小數(shù)延遲值的位 [11:8] 對應到 FDF0 的第 1 個輸入數(shù)據(jù)流。 |
| FDF1_DELAY_VAL_0_LSB | 8 | 0 | R/W | 小數(shù)延遲值的位 [7:0] 對應到 FDF1 的第 0 個輸入數(shù)據(jù)流。 |
| FDF1_DELAY_VAL_0_MSB | 4 | 0 | R/W | 小數(shù)延遲值的位 [11:8] 對應到 FDF1 的第 0 個輸入數(shù)據(jù)流。 |
| FDF1_DELAY_VAL_1_LSB | 8 | 0 | R/W | 小數(shù)延遲值的位 [7:0] 對應到 FDF1 的第 1 個輸入數(shù)據(jù)流。 |
| FDF1_DELAY_VAL_1_MSB | 4 | 0 | R/W | 小數(shù)延遲值的位 [11:8] 對應到 FDF1 的第 1 個輸入數(shù)據(jù)流。 |