ZHCSUV2A April 2024 – October 2024 UCC27614-Q1
PRODUCTION DATA
請(qǐng)參考 PDF 數(shù)據(jù)表獲取器件具體的封裝圖。
| 參數(shù) | 測(cè)試條件 | 最小值 | 典型值 | 最大值 | 單位 | |
|---|---|---|---|---|---|---|
| tR | 上升時(shí)間 | CLOAD = 1.8nF，20% 至 80%，VIN = 0V 至 3.3V | 4.5 | 6 | ns | |
| tF | 下降時(shí)間 | CLOAD = 1.8nF，90% 至 10%，VIN = 0V 至 3.3V | 4 | 5.5 | ns | |
| tD1 | 導(dǎo)通傳播延遲 | CLOAD = 1.8nF，輸入上升的 VIN_H 至輸出上升的 10%，VIN = 0V 至 3.3V，F(xiàn)sw = 500kHz，50% 占空比，TJ = 125°C | 17.5 | 27 | ns | |
| tD2 | 關(guān)斷傳播延遲 | CLOAD = 1.8nF，輸入下降的 VIN_L 至輸出下降的 90%，VIN = 0V 至 3.3V，F(xiàn)sw = 500kHz，50% 占空比，TJ = 125°C | 17.5 | 27 | ns | |
| tPD_EN | 啟用傳播延遲 | CLOAD = 1.8nF，啟用上升的 VEN_H 至輸出上升的 10%，VIN = 0V 至 3.3V，F(xiàn)sw = 500kHz，50% 占空比，TJ = 125°C | 17.5 | 27 | ns | |
| tPD_DIS | 禁用傳播延遲 | CLOAD = 1.8nF，啟用下降的 VEN_L 至輸出下降的 90%，VIN = 0V 至 3.3V，F(xiàn)sw = 500kHz，50% 占空比，TJ = 125°C | 17.5 | 27 | ns | |
| tVDD+_OUT | VDD UVLO 開啟延遲 | VDD = 0V 至 4.5V，100ns。所測(cè)得從 VDD = 4.5V 到 OUT 的 10% 的延遲 | 3.2 | 6 | μs | |
| tVDD-_OUT | VDD UVLO 關(guān)閉延遲 | VDD = 4.5V 至 3.4V，100ns。所測(cè)得從 VDD = 3.4V 到 OUT 的 90% 的延遲 | 7.5 | us | ||
| tPWmin | 傳遞到輸出的最小輸入脈沖寬度 | CLOAD = 1.8nF，VIN = 0V 至 3.3V，F(xiàn)sw = 500kHz，Vo > 1.5V | 9 | 15 | ns | |