ZHCSXB4 October 2024 TAA3040
ADVANCE INFORMATION
標準 I2S 協(xié)議僅針對兩個通道進行定義:左通道和右通道。該器件為多通道運行擴展了相同的協(xié)議時序。在 I2S 模式下,左時隙 0 的 MSB 會在 FSYNC 下降 沿之后第二個周期中的 BCLK 下降沿上傳輸。緊接著左側時隙 0 數(shù)據(jù)傳輸,剩余的左側時隙數(shù)據(jù)按順序傳輸。右時隙 0 的 MSB 會在 FSYNC 上升 沿之后第二個周期中的 BCLK 下降沿上傳輸。緊接著右側時隙 0 數(shù)據(jù)傳輸,剩余的右側時隙數(shù)據(jù)按順序傳輸。FSYNC 和每個數(shù)據(jù)位在 BCLK 的下降沿傳輸。圖 6-5 至圖 6-8 展示了各種配置下 I2S 運行的協(xié)議時序。
圖 6-5 I2S 模式標準協(xié)議時序 (TX_OFFSET = 0)
圖 6-6 I2S 協(xié)議時序 (TX_OFFSET = 1)
圖 6-7 I2S 協(xié)議時序(無空閑 BCLK 周期,TX_OFFSET = 0)
圖 6-8 I2S 協(xié)議時序(TX_OFFSET = 0 且 BCLK_POL = 1)為了使音頻總線在 I2S 模式下正常運行,每幀的位時鐘數(shù)必須大于或等于活動輸出通道的數(shù)量(包括左右時隙)乘以輸出通道數(shù)據(jù)的編程字長。器件 FSYNC 低電平脈沖必須是大于或等于活動左時隙數(shù)量乘以所配置的數(shù)據(jù)字長的 BCLK 周期數(shù)。同樣,F(xiàn)SYNC 高電平脈沖必須是大于或等于活動右時隙數(shù)量乘以所配置的數(shù)據(jù)字長的 BCLK 周期數(shù)。