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ZHCSXN1A December 2024 – May 2025 MCF8316D

PRODUCTION DATA

封裝選項

機械數據 (封裝 | 引腳)

RGF|40
- MPQF173F

散熱焊盤機械數據 (封裝 | 引腳)

RGF|40
- QFND672

訂購信息

6.6 標準和快速模式下 SDA 和 SCL 總線的特征

在自然通風條件下的工作溫度范圍內測得（除非另有說明）

參數		測試條件	最小值	最大值	單位
標準模式
f_SCL	SCL 時鐘頻率		0	100	kHz
t_{HD_STA}	（重復）START 條件后的保持時間	在這段時間后，第一個時鐘脈沖被生成。	4		μs
t_LOW	SCL 時鐘的低電平周期		4.7		μs
t_HIGH	SCL 時鐘的高電平周期		4		μs
t_{SU_STA}	重復 START 條件的建立時間		4.7		μs
t_{HD_DAT}	數據保持時間 ⁽²⁾	I2C 總線器件	0 ⁽³⁾	⁽⁴⁾	μs
t_{SU_DAT}	數據建立時間		250		ns
t_r	SDA 和 SCL 信號的上升時間			1000	ns
t_f	SDA 和 SCL 信號的下降時間 ⁽³⁾⁽⁶⁾⁽⁷⁾⁽⁸⁾			300	ns
t_{SU_STO}	STOP 條件的建立時間		4		μs
t_BUF	停止條件和啟動條件之間的總線空閑時間		4.7		μs
C_b	每個總線的容性負載 ⁽⁹⁾			400	pF
t_{VD_DAT}	數據有效時間 ⁽¹⁰⁾			3.45 ⁽⁴⁾	μs
t_{VD_ACK}	數據有效確認時間 ⁽¹¹⁾			3.45 ⁽⁴⁾	μs
V_nL	低電平的噪聲容限	對于每個連接的器件（包括遲滯）	0.1*AVDD		V
V_nh	高電平的噪聲容限	對于每個連接的器件（包括遲滯）	0.2*AVDD		V
快速模式
f_SCL	SCL 時鐘頻率		0	400	KHz
t_{HD_STA}	（重復）START 條件后的保持時間	在這段時間后，第一個時鐘脈沖被生成。	0.6		μs
t_LOW	SCL 時鐘的低電平周期		1.3		μs
t_HIGH	SCL 時鐘的高電平周期		0.6		μs
t_{SU_STA}	重復 START 條件的建立時間		0.6		μs
t_{HD_DAT}	數據保持時間 ⁽²⁾		0 ⁽³⁾	⁽⁴⁾	μs
t_{SU_DAT}	數據建立時間		100 ⁽⁵⁾		ns
t_r	SDA 和 SCL 信號的上升時間		20	300	ns
t_f	SDA 和 SCL 信號的下降時間 ⁽³⁾⁽⁶⁾⁽⁷⁾⁽⁸⁾		20 x (AVDD/5.5V)	300	ns
t_{SU_STO}	STOP 條件的建立時間		0.6		μs
t_BUF	停止條件和啟動條件之間的總線空閑時間		1.3		μs
C_b	每個總線的容性負載 ⁽⁹⁾			400	pF
t_{VD_DAT}	數據有效時間 ⁽¹⁰⁾			0.9 ⁽⁴⁾	μs
t_{VD_ACK}	數據有效確認時間 ⁽¹¹⁾			0.9 ⁽⁴⁾	μs
V_nL	低電平的噪聲容限	對于每個連接的器件（包括遲滯）	0.1*AVDD		V
V_nh	高電平的噪聲容限	對于每個連接的器件（包括遲滯）	0.2*AVDD		V

(2) t_{HD_DAT} 是從 SCL 下降沿開始測量的數據保持時間，適用于傳輸和確認中的數據。

(3) 器件必須在內部為 SDA 信號提供至少 300ns 的保持時間（相對于 SCL 信號的 V_IH(min)）以橋接未定義的 SCL 下降沿區域。

(4) 對于標準模式和快速模式，最大 t_{HD_DAT} 可以為 3.45μs 和 0.9μs，但必須比 t_{VD_DAT} 或 t_{VD_ACK} 的最大值小一個轉換時間。僅當器件不延長 SCL 信號的低電平周期 (t_LOW) 時才必須滿足該最大值。如果時鐘延長了 SCL，則數據必須在其釋放時鐘之前的設置時間內有效。

(5) 快速模式 I2C 總線器件可用于標準模式 I2C 總線系統，但必須滿足 t_{SU_DAT} 250ns 的要求。如果該器件不延長 SCL 信號的低電平周期，則該情況將會自動發生。如果此類器件確實延長了 SCL 信號的低電平周期，則器件必須在釋放 SCL 線之前的 t_r(max) + t_{SU_DAT} = 1000 + 250 = 1250ns 內（根據標準模式 I²C 總線規范）將下一個數據位輸出到 SDA 線。確認時序也必須滿足該建立時間。

(6) 如果與 HS 模式器件混合使用，則根據表 10 允許更短的下降時間。

(7) SDA 和 SCL 總線的最大 t_f 額定值為 300ns。SDA 輸出級的最大下降時間 t_f 額定值為 250ns。這允許在 SDA 和 SCL 引腳以及 SDA/SCL 總線之間連接串聯保護電阻器，而不超過最大 t_f 額定值。

(8) 在快速+ 模式下，輸出級和總線時序的下降時間具有相同的額定值。如果使用串聯電阻器，則設計人員在考慮總線時序時應確保實現這一點。

(9) 允許的最大總線電容會有所不同，具體取決于應用的實際工作電壓和頻率。

(10) t_{VD_DAT} = 數據信號從 SCL 低電平到 SDA 輸出（高電平或低電平，取決于哪個更差）的時間。

(11) t_{VD_ACK} = 確認信號從 SCL 低電平到 SDA 輸出（高電平或低電平，取決于哪個更差）的時間。