ZHCSZ02 October 2025 DRV7167
ADVANCE INFORMATION
DRV7167A 在 GVDD 和 BOOT(自舉)電源上均具有 UVLO。當(dāng) GVDD 電壓低于 3.8V 閾值電壓時(shí),HI 和 LI 輸入均被忽略,以防止 GaN FET 發(fā)生部分導(dǎo)通。此外,如果 GVDD 電壓不足,則 UVLO 會(huì)主動(dòng)將高側(cè)和低側(cè) GaN FET 柵極拉低。當(dāng) BOOT 至 HS 自舉電壓低于 3.2V UVLO 閾值時(shí),僅高側(cè) GaN FET 柵極被拉低。兩個(gè) UVLO 閾值電壓均具有 200mV 遲滯以避免抖動(dòng)。
| 條件(對(duì)于以下所有情況,VBOOT-VHS > VBOOTR) | HI | LI | OUT |
|---|---|---|---|
| 器件啟動(dòng)期間,GVDD - VAGND < VGVDDR | H | L | 高阻態(tài) |
| 器件啟動(dòng)期間,GVDD - VAGND < VGVDDR | L | H | 高阻態(tài) |
| 器件啟動(dòng)期間,GVDD - VAGND < VGVDDR | H | H | 高阻態(tài) |
| 器件啟動(dòng)期間,GVDD - VAGND < VGVDDR | L | L | 高阻態(tài) |
| 器件啟動(dòng)之后,GVDD - VAGND < VGVDDF | H | L | 高阻態(tài) |
| 器件啟動(dòng)之后,GVDD - VAGND < VGVDDF | L | H | 高阻態(tài) |
| 器件啟動(dòng)之后,GVDD - VAGND < VGVDDF | H | H | 高阻態(tài) |
| 器件啟動(dòng)之后,GVDD - VAGND < VGVDDF | L | L | 高阻態(tài) |
| 條件(對(duì)于以下所有情況,VGVDD > VGVDDR) | HI | LI | OUT |
|---|---|---|---|
| 器件啟動(dòng)期間,VBOOT – VHS < VBOOTR | H | L | 高阻態(tài) |
| 器件啟動(dòng)期間,VBOOT – VHS < VBOOTR | L | H | PGND |
| 器件啟動(dòng)期間,VBOOT – VHS < VBOOTR | H | H | PGND |
| 器件啟動(dòng)期間,VBOOT – VHS < VBOOTR | L | L | 高阻態(tài) |
| 器件啟動(dòng)之后,VBOOT-VHS < VBOOTF | H | L | 高阻態(tài) |
| 器件啟動(dòng)之后,VBOOT-VHS < VBOOTF | L | H | PGND |
| 器件啟動(dòng)之后,VBOOT-VHS < VBOOTF | H | H | PGND |
| 器件啟動(dòng)之后,VBOOT-VHS < VBOOTF | L | L | 高阻態(tài) |