ZHDS040 January 2026 TPS7A57-Q1
PRODUCTION DATA
請參考 PDF 數(shù)據(jù)表獲取器件具體的封裝圖。
BIAS 引腳 UVLO (UVLO(BIAS)) 電路可確保器件在輸入電源電壓達(dá)到最小工作電壓范圍之前保持禁用狀態(tài),并在輸入電源電壓下降到過低時關(guān)斷。
UVLO(BIAS) 電路完全置為有效的最短響應(yīng)時間為幾微秒。在這段時間內(nèi),低于大約 2.8V(啟用電荷泵時)或 VREF + 2.1V(禁用電荷泵時)的下行線路瞬態(tài)會使輸入電源 UVLO(BIAS) 短時間置為有效。但是,UVLO(BIAS) 電路沒有足夠的存儲能量將器件內(nèi)部電路完全放電,可能導(dǎo)致 OUT 和 NR/SS 電容器不完全放電。