ZHCSW37A April 2024 – May 2025 TPS23881B
PRODUCTION DATA
命令 = 63h，帶 1 個(gè)字節(jié)，讀取/寫入
| 7 | 6 | 5 | 4 | 3 | 2 | 1 | 0 |
| SA_15 | SA_14 | SA_13 | SA_12 | SA_11 | SA_10 | SA_9 | SA_8 |
| R/W-0 | R/W-0 | R/W-0 | R/W-0 | R/W-0 | R/W-0 | R/W-0 | R/W-0 |
| 說明：R/W = 讀/寫；R = 只讀；-n = 復(fù)位后的值 |
| 位 | 字段 | 類型 | 復(fù)位 | 說明 | ||||
|---|---|---|---|---|---|---|---|---|
| 15-0 | SA_15 - SA_0 | R/W | 0 | SRAM 和奇偶校驗(yàn)編程起始地址位： 在這些寄存器中輸入的值用于設(shè)置 SRAM 或奇偶校驗(yàn)編程的起始地址位置 | ||||
SRAM 編程：
上電時(shí)，建議通過 I2C 使用最新版本的 SRAM 代碼對(duì) TPS23881B 的 SRAM 進(jìn)行編程，以確保正常運(yùn)行和符合 IEEE 標(biāo)準(zhǔn)的性能。除了下列用于 SRAM 編程的命令之外的所有 I2C 流量都應(yīng)推遲到以下 SRAM 編程序列完成之后。
可以從 TI mySecure 軟件 網(wǎng)頁(yè)獲取最新版本的固件和 SRAM 版本說明。
SRAM 版本說明和 ROM 公告文檔包含有關(guān)與每個(gè)固件版本相關(guān)的所有已知問題和更改的更多詳細(xì)信息。
必須在較低的 I2C 地址（通道 1-4，A0 = 0）完成 SRAM 編程控制。對(duì)較高的 I2C 器件地址（通道 5-8）配置該寄存器不會(huì)對(duì) SRAM 進(jìn)行編程
對(duì)于包含多個(gè) TPS23881B 器件的系統(tǒng)，可以使用 0x7F“全局”廣播 I2C 地址同時(shí)對(duì)所有器件進(jìn)行編程。
SRAM 編程需要從器件的初次加電（VPWR 和 VDD 高于 UVLO）后延遲至少 50ms，讓器件完成其內(nèi)部硬件初始化過程
有關(guān) SRAM 編程過程的更多詳細(xì)說明，請(qǐng)參閱 TI.com 上的如何加載 TPS2388x SRAM 代碼。
用于 SRAM 編程的 0x60h 設(shè)置：在編程/寫入 SRAM 之前，需要在寄存器 0x60h 中完成以下位序列：
| 7 | 6 | 5 | 4 | 3 | 2 | 1 | 0 |
| PROG_SEL | CPU_RST | - | PAR_EN | RAM_EN | PAR_SEL | R/WZ | CLR_PTR |
| 0 → 1 | 0 → 1 | 0 | 0 | 0 | 0 | 1 → 0 | 0 → 1 → 0 |
讀取 SRAM 需要相同的序列，但 R/WZ 位需要設(shè)置為“1”。
如果設(shè)備處于“安全模式”，則可以使用與上述相同的序列重新編程 SRAM。
在此序列之后通過 I2C 向 0x61h 寫入內(nèi)容會(huì)從寄存器 0x62h 和 63h 中設(shè)置的地址開始主動(dòng)對(duì) SRAM 程序存儲(chǔ)器進(jìn)行編程。
用于 SRAM 奇偶校驗(yàn)編程的 0x60h 設(shè)置：在對(duì) SRAM 程序存儲(chǔ)器進(jìn)行編程之后，為了配置器件以便對(duì)奇偶校驗(yàn)存儲(chǔ)器進(jìn)行編程，需要在寄存器 0x60h 中完成以下位序列：
| 7 | 6 | 5 | 4 | 3 | 2 | 1 | 0 |
| PROG_SEL | CPU_RST | - | PAR_EN | RAM_EN | PAR_SEL | R/WZ | CLR_PTR |
| 0 → 1 | 0 → 1 | 0 | 0 | 0 | 0 → 1 | 1 → 0 | 0 → 1 → 0 |
讀取奇偶校驗(yàn)需要相同的序列，但 R/WZ 位需要設(shè)置為“1”。
在此序列之后通過 I2C 向 0x61h 寫入內(nèi)容會(huì)從寄存器 0x62h 和 63h 中設(shè)置的地址開始主動(dòng)對(duì)奇偶校驗(yàn)存儲(chǔ)器進(jìn)行編程。
從 SRAM 程序存儲(chǔ)器運(yùn)行的 0x60h 設(shè)置：完成編程后，為了讓器件能夠正常耗盡 SRAM，需要在寄存器 0x60h 中完成以下位序列：
| 7 | 6 | 5 | 4 | 3 | 2 | 1 | 0 |
| PROG_SEL | CPU_RST | - | PAR_EN | RAM_EN | PAR_SEL | R/WZ | CLR_PTR |
| 1 → 0 | 1 → 0 | 0 | 0 → 1 | 0 → 1 | 1 → 0 | 0 | 0 |
在完成上述序列后的 1ms 內(nèi)，器件將完成對(duì) SRAM 的兼容性檢查
如果確定 SRAM 加載“有效”：寄存器 0x41h 將具有 0x01h 和 0xFEh 之間的值，并且器件將恢復(fù)正常運(yùn)行。
如果確定 SRAM 加載“無效”：
? 0x41h 將設(shè)置為 0xFFh
? 在內(nèi)部將清除 RAM_EN 位
? 器件將以“安全模式”運(yùn)行，直到完成另一次編程嘗試