ZHCSWE2 May 2024 PCM1841-Q1
ADVANCE INFORMATION
| 參數(shù) | 測試條件 | 最小值 | 典型值 | 最大值 | 單位 | |
|---|---|---|---|---|---|---|
| td(SDOUT-BCLK) | BCLK 到 SDOUT 延遲 | BCLK 的 50% 至 SDOUT 的 50% | 18 | ns | ||
| td(SDOUT-FSYNC) | TDM 或 LJ 模式下的 FSYNC 到 SDOUT 延遲（對于 TX_OFFSET = 0 的 MSB 數(shù)據(jù)） | FSYNC 的 50% 至 SDOUT 的 50% | 18 | ns | ||
| f(BCLK) | BCLK 輸出時鐘頻率：控制器模式 (1) | 24.576 | MHz | |||
| tH(BCLK) | BCLK 高電平脈沖持續(xù)時間：控制器模式 | 14 | ns | |||
| tL(BCLK) | BCLK 低電平脈沖持續(xù)時間：控制器模式 | 14 | ns | |||
| td(FSYNC) | BCLK 至 FSYNC 延遲：控制器模式 | BCLK 的 50% 至 FSYNC 的 50% | 18 | ns | ||
| tr(BCLK) | BCLK 上升時間：控制器模式 | 10% 至 90% 上升時間 | 8 | ns | ||
| tf(BCLK) | BCLK 下降時間：控制器模式 | 90% 至 10% 下降時間 | 8 | ns | ||