ZHCSWE2 May 2024 PCM1841-Q1
ADVANCE INFORMATION
該器件使用集成的低抖動(dòng)鎖相環(huán) (PLL) 來生成 ADC 調(diào)制器和數(shù)字濾波器引擎以及其他控制塊所需的內(nèi)部時(shí)鐘。
在目標(biāo)運(yùn)行模式下，該器件支持（FSYNC 信號(hào)頻率的）各種輸出數(shù)據(jù)采樣速率和 BCLK 與 FSYNC 之比，以便在內(nèi)部配置所有時(shí)鐘分頻器（包括 PLL 配置），而無需主機(jī)編程。表 6-3 和表 6-4 列出了支持的 FSYNC 和 BCLK 頻率。
| BCLK 與 FSYNC 之比 | BCLK (MHz) | ||||||
|---|---|---|---|---|---|---|---|
| FSYNC (8kHz) |
FSYNC (16kHz) |
FSYNC (24kHz) |
FSYNC (32kHz) |
FSYNC (48kHz) |
FSYNC (96kHz) |
FSYNC (192kHz) |
|
| 16 | 保留 | 0.256 | 0.384 | 0.512 | 0.768 | 1.536 | 3.072 |
| 24 | 保留 | 0.384 | 0.576 | 0.768 | 1.152 | 2.304 | 4.608 |
| 32 | 0.256 | 0.512 | 0.768 | 1.024 | 1.536 | 3.072 | 6.144 |
| 48 | 0.384 | 0.768 | 1.152 | 1.536 | 2.304 | 4.608 | 9.216 |
| 64 | 0.512 | 1.024 | 1.536 | 2.048 | 3.072 | 6.144 | 12.288 |
| 96 | 0.768 | 1.536 | 2.304 | 3.072 | 4.608 | 9.216 | 18.432 |
| 128 | 1.024 | 2.048 | 3.072 | 4.096 | 6.144 | 12.288 | 24.576 |
| 192 | 1.536 | 3.072 | 4.608 | 6.144 | 9.216 | 18.432 | 保留 |
| 256 | 2.048 | 4.096 | 6.144 | 8.192 | 12.288 | 24.576 | 保留 |
| 384 | 3.072 | 6.144 | 9.216 | 12.288 | 18.432 | 保留 | 保留 |
| 512 | 4.096 | 8.192 | 12.288 | 16.384 | 24.576 | 保留 | 保留 |
| BCLK 與 FSYNC 之比 | BCLK (MHz) | ||||||
|---|---|---|---|---|---|---|---|
| FSYNC (7.35kHz) |
FSYNC (14.7kHz) |
FSYNC (22.05kHz) |
FSYNC (29.4kHz) |
FSYNC (44.1kHz) |
FSYNC (88.2kHz) |
FSYNC (176.4kHz) |
|
| 16 | 保留 | 保留 | 0.3528 | 0.4704 | 0.7056 | 1.4112 | 2.8224 |
| 24 | 保留 | 0.3528 | 0.5292 | 0.7056 | 1.0584 | 2.1168 | 4.2336 |
| 32 | 保留 | 0.4704 | 0.7056 | 0.9408 | 1.4112 | 2.8224 | 5.6448 |
| 48 | 0.3528 | 0.7056 | 1.0584 | 1.4112 | 2.1168 | 4.2336 | 8.4672 |
| 64 | 0.4704 | 0.9408 | 1.4112 | 1.8816 | 2.8224 | 5.6448 | 11.2896 |
| 96 | 0.7056 | 1.4112 | 2.1168 | 2.8224 | 4.2336 | 8.4672 | 16.9344 |
| 128 | 0.9408 | 1.8816 | 2.8224 | 3.7632 | 5.6448 | 11.2896 | 22.5792 |
| 192 | 1.4112 | 2.8224 | 4.2336 | 5.6448 | 8.4672 | 16.9344 | 保留 |
| 256 | 1.8816 | 3.7632 | 5.6448 | 7.5264 | 11.2896 | 22.5792 | 保留 |
| 384 | 2.8224 | 5.6448 | 8.4672 | 11.2896 | 16.9344 | 保留 | 保留 |
| 512 | 3.7632 | 7.5264 | 11.2896 | 15.0528 | 22.5792 | 保留 | 保留 |
在控制器運(yùn)行模式下，器件使用 MD1 引腳（作為系統(tǒng)時(shí)鐘，MCLK）作為參考輸入時(shí)鐘源，并且支持使用 MD0 引腳配置的 256 × fS 或 512 × fS 的系統(tǒng)時(shí)鐘頻率選項(xiàng)。表 6-5 展示了使用 MD0 引腳的控制器模式的系統(tǒng)時(shí)鐘選擇。
| MD0 | 系統(tǒng)時(shí)鐘選擇（僅對(duì)控制器模式有效） |
|---|---|
| 低電平 | 頻率為 256 × fS 的系統(tǒng)時(shí)鐘連接至 MD1 引腳，作為 MCLK |
| 高電平 | 頻率為 512 × fS 的系統(tǒng)時(shí)鐘連接至 MD1 引腳，作為 MCLK |
有關(guān)目標(biāo)運(yùn)行模式下的 MD0 和 MD1 引腳功能，請(qǐng)參閱 表 6-7 和 表 6-20。