ZHCSLM0A May 2020 – January 2021 LMK5B12204
PRODUCTION DATA
DPLL 支持抖動和漂移衰減的可編程環路帶寬,而兩個 APLL 支持分頻率轉換,從而可以實現靈活的時鐘生成。DPLL 上支持的同步選項包括采用相位消除的無中斷切換、數字保持和頻率階躍小于 0.001ppb(十億分之一)的 DCO 模式,從而實現精確的時鐘控制(IEEE 1588 PTP 從運行)。DPLL 可以鎖相到 1 PPS(每秒脈沖數)基準輸入,。先進的基準輸入監控塊可確保穩健的時鐘故障檢測并在發生基準缺失 (LOR) 時幫助將輸出時鐘干擾降至最低。
該器件可以使用通用的低頻 TCXO 或 OCXO 來根據同步標準設置自由運行型或保持型輸出頻率穩定性。否則,在自由運行型或保持型頻率穩定性和漂移不重要時,該器件可以使用標準 XO。該器件可通過 I2C 或 SPI 接口實現完全編程,在通電后支持通過內部 EEPROM 或 ROM 進行自定義頻率配置。EEPROM 在出廠時進行了預編程,且可根據需要進行系統內編程。