ZHCSIK4B January 2017 – November 2018 DRV8886AT
PRODUCTION DATA.
Figure 24 顯示了邏輯電平引腳 STEP、DIR、ENABLE、nSLEEP 和 M1 的輸入結(jié)構(gòu)。
三電平邏輯引腳 M0 和 TRQ 具有 Figure 25 所示的結(jié)構(gòu)。
四電平邏輯引腳 DECAY 具有 Figure 26 所示的結(jié)構(gòu)。