ZHCSVA8 April 2024 AFE20408
PRODUCTION DATA
| 最小值 | 標稱值 | 最大值 | 單位 | ||
|---|---|---|---|---|---|
| I2C 時序要求 | |||||
| f(SCL) | I2C 時鐘頻率 | 10 | 400 | kHz | |
| t(LOW) | SCL 時鐘低電平周期 | 1.3 | μs | ||
| t(HIGH) | SCL 時鐘高電平周期 | 0.6 | μs | ||
| t(HDSTA) | 重復啟動條件后的保持時間。 在此周期后，生成第一個時鐘 |
0.6 | μs | ||
| t(SUSTA) | 重復啟動條件建立時間 | 0.6 | μs | ||
| t(SUSTO) | 停止條件建立時間 | 0.6 | μs | ||
| t(BUF) | 停止條件和啟動條件之間的總線空閑時間 | 1.3 | μs | ||
| t(SUDAT) | 數據建立時間 | 100 | ns | ||
| t(HDDAT) | 數據保持時間 | 0 | 900 | ns | |
| tF,SDA | 數據下降時間 | 20 | 300 | ns | |
| tF,SCL | 時鐘下降時間 | 300 | ns | ||
| tR,SCL | 時鐘上升時間 | 300 | ns | ||
| tR,SCL100 | SCL ≤ 100kHz 時的上升時間 | 1000 | ns | ||
| SCL 和 SDA 超時 | 20 | 30 | ms | ||
| SPI 時序要求，FSDO = 0 | |||||
| f(SCLK) | SCLK 頻率 | 20 | MHz | ||
| t(SCLKH) | SCLK 高電平時間 | 23 | ns | ||
| t(SCLKL) | SCLK 低電平時間 | 23 | ns | ||
| t(SDIS) | SDI 建立時間 | 7 | ns | ||
| t(SDIH) | SDI 保持時間 | 7 | ns | ||
| t(SDOTOZ) | SDO 被驅動至三態條件 | 0 | 17 | ns | |
| t(SDOTOD) | SDO 三態條件到被驅動 | 0 | 21 | ns | |
| t(SDODLY) | SDO 輸出延遲 | 0 | 23 | ns | |
| t(CSS) | CS 建立時間 | 21 | ns | ||
| t(CSH) | CS 保持時間 | 20 | ns | ||
| t(CSHIGH) | CS 高電平時間 | 20 | ns | ||
| SPI 時序要求，FSDO = 1 | |||||
| f(SCLK) | SCLK 頻率 | 25 | MHz | ||
| t(SCLKH) | SCLK 高電平時間 | 17 | ns | ||
| t(SCLKL) | SCLK 低電平時間 | 17 | ns | ||
| t(SDIS) | SDI 建立時間 | 7 | ns | ||
| t(SDIH) | SDI 保持時間 | 7 | ns | ||
| t(SDOTOZ) | SDO 被驅動至三態條件 | 0 | 17 | ns | |
| t(SDOTOD) | SDO 三態條件到被驅動 | 0 | 21 | ns | |
| t(SDODLY) | SDO 輸出延遲 | 3.5 | 32 | ns | |
| t(CSS) | CS 建立時間 | 21 | ns | ||
| t(CSH) | CS 保持時間 | 20 | ns | ||
| t(CSHIGH) | CS 高電平時間 | 20 | ns | ||